【導(dǎo)讀】目前，對高速通信與超快計算的需求正與日俱增。有線和無線通信標準的應(yīng)用隨處可見，數(shù)據(jù)處理架構(gòu)每天都在擴展。較為普遍的有線通信方式是以太網(wǎng)（LAN、WAN 和 MAN 網(wǎng)絡(luò)）。手機通信是最為常見的無線通信方式，由應(yīng)用了 DSP 的架構(gòu)實現(xiàn)。電話作為語音連接的主要工具，目前正在不斷滿足日益增強的語音、視頻和數(shù)據(jù)要求。
目前，對高速通信與超快計算的需求正與日俱增。有線和無線通信標準的應(yīng)用隨處可見，數(shù)據(jù)處理架構(gòu)每天都在擴展。較為普遍的有線通信方式是以太網(wǎng)（LAN、WAN 和 MAN 網(wǎng)絡(luò)）。手機通信是最為常見的無線通信方式，由應(yīng)用了 DSP 的架構(gòu)實現(xiàn)。電話作為語音連接的主要工具，目前正在不斷滿足日益增強的語音、視頻和數(shù)據(jù)要求。 系統(tǒng)設(shè)計人員在創(chuàng)建架構(gòu)時不僅需考慮三網(wǎng)合一模式這一高端需求，還需滿足以下要求：高性能;低延遲;較低的系統(tǒng)成本（包括 NRE）;可擴展、可延伸架構(gòu);集成現(xiàn)成 （OTS） 組件;分布式處理;支持多種標準和協(xié)議。
這些挑戰(zhàn)涉及到兩個主要方面：有線或無線架構(gòu)中計算平臺/箱間的連接以及這些平臺/箱中的具體計算資源。
計算平臺間的連接
基于標準的連接目前較為普遍。并行連接標準（PCI、PCI-X、EMIF）可以滿足現(xiàn)在的需求，但在擴展性和延伸性方面略顯不足。隨著基于包處理方式的出現(xiàn)，使用趨勢明顯偏向高速串行連接（見圖1）。
圖1 串行連接趨勢
臺式電腦和網(wǎng)絡(luò)工業(yè)已采用了 PCI Express （PCIe） 和千兆位以太網(wǎng)/XAUI 等標準。不過，無線架構(gòu)中數(shù)據(jù)處理系統(tǒng)的互連要求略有不同，其特點是：低引腳數(shù);背板芯片對芯片連接;帶寬和速度可擴展;DMA 和信息傳輸;支持復(fù)雜的可擴展拓撲;多點傳輸;高可靠性;絕對時刻同步;服務(wù)質(zhì)量 （QoS）。
串行 RapidIO （SRIO） 協(xié)議標準可輕易滿足并超過大多數(shù)上述要求。因此，SRIO 成了無線架構(gòu)設(shè)備中數(shù)據(jù)平面連接的主要互連。
圖2 SRIO網(wǎng)絡(luò)構(gòu)建模塊 SRIO 網(wǎng)絡(luò)圍繞兩個基本模塊構(gòu)建而成：端點和交換機（見圖2）。端點對包進行源端（source）和宿端 （sink） 處理，而交換機在端口間傳送包，對其不加解析。SRIO以一個三層架構(gòu)層級指定（見圖3）：
·物理層規(guī)范說明器件級接口的細節(jié)，如包傳輸機制、流量控制、電氣參數(shù)及低級錯誤管理。
·傳輸層規(guī)范為包在端點間移動提供必需布線信息。交換機通過使用基于器件的布線在傳輸層中運行。
·邏輯層規(guī)范定義總體協(xié)議和包格式。所有包的有效載荷字節(jié)數(shù)為 256 或更少。事務(wù)使用指向 34-/50-/66 位地址空間的加載/存儲/DMA 操作。
事務(wù)包括：
·NREAD-讀操作（返回數(shù)據(jù)即為響應(yīng)）
·NWRITE - 寫操作，無響應(yīng)
·NWRITE_R - 強韌型寫入，響應(yīng)來自目標端點
·SWRITE - 流式寫入
·ATOMIC - 原子性讀/改/寫
·MAINTENANCE - 系統(tǒng)查找、探測、初始化、配置和維護操作
圖3 分層SRIO架構(gòu)
SRIO - 優(yōu)勢前景
平臺中的計算資源
如今的應(yīng)用對處理資源的數(shù)量要求較高。基于硬件的應(yīng)用發(fā)展迅猛。壓縮/解壓縮算法、反病毒和入侵監(jiān)測等防火墻應(yīng)用以及要求 AES、三倍 DES 和 Skipjack 等加密引擎的安全應(yīng)用起初都是通過軟件實現(xiàn)的，但目前都已轉(zhuǎn)為硬件實現(xiàn)。這就需要帶寬和處理能力能夠?qū)崿F(xiàn)共享的大型并行生態(tài)系統(tǒng)。系統(tǒng)需要使用 CPU、NPU、FPGA 或 ASIC，從而實現(xiàn)共享或分布式處理。
在構(gòu)建能夠適應(yīng)未來發(fā)展變化的系統(tǒng)時，需考慮所有這些針對具體應(yīng)用的要求，對計算資源的要求包括：
·多個主機 - 分布式處理
·直接點對點通信
·多個異構(gòu)操作系統(tǒng)
·復(fù)雜拓撲結(jié)構(gòu)：發(fā)現(xiàn)機制;多余通路（故障恢復(fù)）
·可支持高可靠性：無損協(xié)議;自動重新培訓(xùn)和器件同步;系統(tǒng)級錯誤管理
·能夠支持通信數(shù)據(jù)平面：多點傳輸;流量管理（有損）操作;鏈路、級別和基于流的流量控制;協(xié)議互通;較高事務(wù)并發(fā)度
·模塊化、可擴展
·支持廣泛生態(tài)系統(tǒng)
由無線架構(gòu)中計算器件所派生出的各種各樣的要求，SRIO 協(xié)議都可支持。
SRIO 規(guī)范（見圖4）對基于包的分層架構(gòu)進行了定義，可支持多個域或市場區(qū)間，從而有利于系統(tǒng)架構(gòu)設(shè)計師設(shè)計新一代計算平臺。通過將 SRIO 用作計算互連，可輕松實現(xiàn)以下功能：使架構(gòu)獨立;部署可靠性為運營商級的可擴展系統(tǒng);實現(xiàn)高級流量管理;提供高性能、高流量。此外，由大批供應(yīng)商構(gòu)成的生態(tài)群使得 OTS 部件與組件的選擇十分容易。
圖4 SRIO規(guī)范
SRIO 為基于包的協(xié)議，該協(xié)議支持：通過基于包的操作（讀、寫、消息）移動數(shù)據(jù);I/O 非連貫功能和緩存連貫功能;通過支持數(shù)據(jù)流、數(shù)據(jù)分區(qū)和重組功能而實現(xiàn)高效互通和協(xié)議封裝;通過啟用數(shù)百萬個流而實現(xiàn)流量管理框架，支持 256 流量級別和有損操作;流控制，支持多個事務(wù)請求流，提供 QoS;支持優(yōu)先級別，從而可緩解帶寬分配和事務(wù)順序等問題，并避免死鎖;支持拓撲，通過系統(tǒng)發(fā)現(xiàn)、配置和維護支持標準（樹狀和網(wǎng)格）與任意硬件（菊花鏈）拓撲，包括支持多個主機;錯誤管理和分類（可恢復(fù)、提醒和致命性）。
Xilinx針對SRIO的IP解決方案
用于 SRIO 的 Xilinx 端點 IP 解決方案針對 RapidIO 規(guī)范 （v1.3） 而設(shè)計。用于 SRIO 的完整 Xilinx 端點 IP 解決方案包括以下部分（見圖5）：
·用于 SRIO 的 Xilinx 端點 IP 為軟性LogiCORE解決方案。對于通過邏輯 （I/O） 和傳輸層上的目標和發(fā)起接口源出和接收用戶數(shù)據(jù)，都支持完全兼容的最大有效載荷操作。
·緩沖層參考設(shè)計作為源代碼提供，可自動重新劃分包的優(yōu)先級別并調(diào)整隊列。
·SRIO 物理層 IP 可實現(xiàn)鏈路培訓(xùn)和初始化、發(fā)現(xiàn)和管理以及錯誤和重試恢復(fù)機制。另外，高速收發(fā)器在物理層 IP 中例化，可支持線速率為1.25Gbps、2.5Gbps和3.125Gbps的1通路和 4 通路 SRIO 總線鏈路。
·寄存器管理器參考設(shè)計允許 SRIO 主機器件設(shè)定并維護端點器件配置、鏈路狀態(tài)、控制和超時機制。另外，寄存器管理器上提供的端口可供用戶設(shè)計探測端點器件的狀態(tài)。
圖5 用于SRIO的Xilinx端點IP構(gòu)架
用于 SRIO 的整個 Xilinx 端點 IP LogiCORE 解決方案已全面經(jīng)過測試，硬件驗證也已進行，目前正在就與主要 SRIO 器件供應(yīng)商之間的協(xié)同工作能力接受測試。LogiCORE IP 通過 Xilinx CORE Generator軟件 GUI 工具提供，該工具允許用戶定制波特率和端點配置，并支持流量控制、重發(fā)送壓縮、門鈴和消息接發(fā)等擴展功能。這樣，用戶便可創(chuàng)建一個靈活、可擴展的定制 SRIO 端點 IP，對自己的應(yīng)用進行優(yōu)化。
Virtex-5 FPGA計算資源
用于 SRIO 的 Xilinx 端點 IP 可確保在使用 SRIO 協(xié)議的鏈路雙方間建立高速連接。在最小的 Virtex-5 器件中，IP 僅占用不到 20% 的可用邏輯資源，因此可確保用戶設(shè)計使用大多數(shù)邏輯/存儲器/I/O，集中實現(xiàn)系統(tǒng)應(yīng)用。
邏輯模塊
Virtex-5 邏輯架構(gòu)帶有基于 65nm 工藝的六輸入查找表 （LUT），可提供最高的 FPGA 容量。進位邏輯經(jīng)過改進后，該器件的性能比之前的器件高出 30%。由于所需 LUT 減少，該器件的功耗明顯降低，且具備高度優(yōu)化的對稱布線架構(gòu)。
存儲器
Virtex-5 存儲器解決方案包括 LUT RAM、Block RAM 及與大型存儲器進行接口的存儲器控制器。Block RAM 結(jié)構(gòu)包括預(yù)制 FIFO 邏輯，即可用于外部存儲器的嵌入式檢錯和糾錯 （ECC） 邏輯。另外，Xilinx 可通過存儲器接口生成器 （MIG） 工具向系統(tǒng)設(shè)計中的例化存儲器控制器模塊提供綜合設(shè)計資源。這樣，用戶便可利用經(jīng)過硬件驗證的解決方案，并將精力集中于設(shè)計中的其他關(guān)鍵部位。
并行和串行 I/O
SelectIO技術(shù)幾乎可在設(shè)計中實現(xiàn)客戶所需的任何并行源同步接口。使用 SelectIO 接口，可方便地針對 40 多種不同的電氣標準創(chuàng)建符合行業(yè)標準的各類接口，也可創(chuàng)建專用接口。SelectIO 接口提供的最大速率為700Mbps（單端）和1.25Gbps（差分）。
所有Virtex-5 LXT FPGA都集成有一個 GTP 收發(fā)器，運行速度介于 100 Mbps 到 3.2Gbps 之間。另外，GTP 收發(fā)器在業(yè)界屬于最低功率MGT 之一，每個收發(fā)器的功率小于 100mW。引入用來簡化設(shè)計的成熟設(shè)計技術(shù)和方法后，高速串行設(shè)計的流程變得簡單快捷。
另外，通過新設(shè)計工具（RocketIO收發(fā)器向?qū)c IBERT）和新硅片性能（TX 和 RX 均衡與內(nèi)置偽隨機位序列 （PRBS） 生成器和檢查器），可以開發(fā)移植架構(gòu)的各種功能和優(yōu)勢，從并行 I/O 標準到 30 多種串行標準及新興的串行技術(shù)。
DSP 模塊
每個 DSP48E Slice 可提供 550MHz 的性能水平，允許用戶創(chuàng)建要求單精度浮點性能的各類應(yīng)用，如多媒體、視頻和圖像應(yīng)用以及數(shù)字通信。這擴展了器件的功能，使其優(yōu)于之前的器件，同時還提供了功率優(yōu)勢，動態(tài)功耗的降低幅度超過了 40%。Virtex-5 FPGA 中還增加了 DSP48E Slice 的數(shù)量，這些模塊相對于可用邏輯資源及存儲器的比率從而得到了優(yōu)化。
集成 I/O 模塊
所有 Virtex-5 LXT FPGA 器件都具備一個端點模塊，用來實現(xiàn) PCIe 功能。通過這種硬 IP 端點模塊，只需簡單地重新進行配置即可輕松地從 x1 擴展至 x2 和 x4 或 x8。該模塊（x1、x4 和 x8 鏈路）已通過嚴格的 PCI-SIG 兼容性和協(xié)同工作能力測試，用戶可放心用于 PCIe。
另外，所有 Virtex-5 LXT FPGA 器件均裝有三態(tài)以太網(wǎng)媒體訪問控制器 （TEMAC），速度可達 10/100/1000Mbps。該模塊可提供專用以太網(wǎng)功能，再結(jié)合 Virtex-5 LXT RocketIO 收發(fā)器和 SelectIO 技術(shù)，可方便與許多網(wǎng)絡(luò)器件進行連接。
利用針對 PCIe 和以太網(wǎng)的這兩種模塊，可以創(chuàng)建一系列定制包處理和網(wǎng)絡(luò)產(chǎn)品，這些產(chǎn)品可大幅降低資源利用率和功耗。通過使用 Xilinx FPGA 中提供的這些各式資源，可以輕松創(chuàng)建并部署智能解決方案。
SRIO 嵌入式系統(tǒng)應(yīng)用
可以考慮圍繞基于 x86 架構(gòu)的 CPU 構(gòu)建一個嵌入式系統(tǒng)。CPU 架構(gòu)已高度優(yōu)化，可輕易滿足要求玩弄數(shù)字于股掌的各類應(yīng)用。用戶可以輕松地在使用 CPU 資源的硬件和軟件中實現(xiàn)各類算法，以執(zhí)行不需要進行大量乘法運算的電子郵件、數(shù)據(jù)庫管理以及文字處理等功能。性能以每秒鐘所產(chǎn)生的指令/運算為數(shù)百萬還是數(shù)十億來衡量，而效率通過完成特定運算所需的時間/周期來衡量。
需進行大量定點和浮點運算的高性能應(yīng)用在處理數(shù)據(jù)時需花費較長時間。這方面的示例包括信號過濾、快速傅里葉變換、矢量乘法和搜索、圖像/視頻分析和格式轉(zhuǎn)換以及簡單的數(shù)字處理算法。在 DSP 中實現(xiàn)的高端信號處理架構(gòu)可輕松執(zhí)行這些任務(wù)，并可優(yōu)化此類運算。這些 DSP 的性能以每秒鐘進行多少次乘法和累加運算來衡量。
用戶可以方便地設(shè)計使用 CPU 和 DSP 的嵌入式系統(tǒng)，以充分利用兩種處理技術(shù)。圖 6表示使用 FPGA、CPU 和 DSP 架構(gòu)的系統(tǒng)示例。
高端 DSP 中的主要數(shù)據(jù)互連為 SRIO。x86 CPU 中的主要數(shù)據(jù)互連為 PCIe。如圖 6 所示，用戶可輕松部署 FPGA 以擴展 DSP 應(yīng)用或?qū)﹄x散數(shù)據(jù)互連標準（如 PCIe 和 SRIO）進行橋接。
圖6 基于CPU的可擴展、高性能、嵌入式系統(tǒng)
在圖 6 所示系統(tǒng)中，PCIe 系統(tǒng)由根聯(lián)合體（Root Complex）芯片組托管。SRIO 系統(tǒng)由 DSP 托管。32/64 位 PCIe 地址空間（基址）可智能化地被映射至 34/66 位 SRIO 地址空間（基址）。PCIe 應(yīng)用可通過存儲器或 I/O 讀寫與根聯(lián)合體進行通信。這些事務(wù)會通過 NRead/NWrite/SWrite 輕松映射至 SRIO 空間。
在 Xilinx FPGA 中設(shè)計此類橋接功能很簡單，因為這些 Xilinx 端點功能模塊、PCIe 和 SRIO 的后端接口都很相似。這樣，“包隊列”模塊便可執(zhí)行從 PCIe 到 SRIO 或反方向的交叉任務(wù)，從而建立可穿越兩個協(xié)議域的包流。
SRIO DSP 系統(tǒng)應(yīng)用
在 DSP 處理為主要架構(gòu)要求的應(yīng)用中，系統(tǒng)架構(gòu)可按圖 7 進行設(shè)計。
圖7 DSP密集型陣列
基于 Virtex-5 FPGA 的 DSP 處理與系統(tǒng)中的其他 DSP 器件結(jié)合即可構(gòu)成智能協(xié)處理解決方案。如果使用 SRIO 作為數(shù)據(jù)互連，整個 DSP 系統(tǒng)解決方案就可以方便地進行擴展。此類解決方案能夠適應(yīng)未來的發(fā)展變化，提供了延伸性，而且受多種形狀因子的支持。在 DSP 密集型應(yīng)用中，通過將相應(yīng)處理任務(wù)卸載至 x86 架構(gòu)中可實現(xiàn)快速數(shù)字分析或數(shù)據(jù)處理。使用 Virtex-5 FPGA 可輕易地連接 PCIe 子系統(tǒng)和 SRIO 架構(gòu)，從而實現(xiàn)高效功能卸載。
SRIO 基帶系統(tǒng)應(yīng)用
現(xiàn)有 3G 網(wǎng)絡(luò)正在以較快的步伐邁向成熟，OEM 也在為緩解特定容量和覆蓋率問題而部署新的形狀系數(shù)。要解決此類特殊問題，對市場趨勢做出評估，基于 FPGA 的 DSP 架構(gòu)是理想選擇，該架構(gòu)將 SRIO 用作數(shù)據(jù)層面標準。另外，早期 DSP 系統(tǒng)可快速升級，變?yōu)榭焖佟⒌凸?FPGA DSP 架構(gòu)，從而獲得可擴展性優(yōu)勢。
如圖 8 中的系統(tǒng)所示，您可以對 Virtex-5 FPGA 進行設(shè)計，以滿足現(xiàn)有對天線流量的線速率處理需求，還可通過 SRIO 提供與其他系統(tǒng)資源間的連接。現(xiàn)有早期 DSP 應(yīng)用的固有并行連接速度較慢，因可應(yīng)用于 Virtex-5 FPGA 的 SRIO 端點功能的存在，移植這些應(yīng)用極為方便。
圖8 可擴展基帶上行鏈路/下行鏈路卡
結(jié)語
SRIO 正出現(xiàn)在大量新應(yīng)用中，主要以有線和無線應(yīng)用中的 DSP 為中心。在 Xilinx 器件中實現(xiàn) SRIO 架構(gòu)的主要優(yōu)勢包括：整個 SRIO 端點解決方案的可用性;靈活性和可擴展性，便于使用同樣的硬件和軟件架構(gòu)制成不同級別的產(chǎn)品;通過新 GTP 收發(fā)器和 65 nm 技術(shù)實現(xiàn)了低功耗;通過 CORE Generator 軟件 GUI 工具輕松進行配置;與業(yè)界領(lǐng)先的供應(yīng)商間的硬件協(xié)同工作能力經(jīng)過了驗證，支持其器件上的 SRIO 連接; 通過使用 PCIe 和 TEMAC 等集成 I/O 模塊，實現(xiàn)了系統(tǒng)集成，從而降低了總體系統(tǒng)成本。
另外，Virtex-5 FPGA 所具備的 DSP 資源可在功耗、性能和帶寬方面滿足現(xiàn)有早期 DSP 系統(tǒng)的要求。更多優(yōu)勢還體現(xiàn)在系統(tǒng)集成方面，諸如以太網(wǎng) MAC 的功能模塊、用于 PCIe 的端點模塊、處理器 IP 模塊、存儲元件及控制器等等。另外，由于 IP 核的詳盡列表支持在 FPGA 中進行多種源整合，可以大大節(jié)省總體系統(tǒng)成本。
（來源：中電網(wǎng)，作者：Navneet Rao ）
免責聲明：本文為轉(zhuǎn)載文章，轉(zhuǎn)載此文目的在于傳遞更多信息，版權(quán)歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權(quán)問題，請電話或者郵箱聯(lián)系小編進行侵刪。
