【導讀】采用低抖動時鐘發(fā)生器AD9523為雙通道、14位、250 MSPS ADC AD9643提供時鐘，首先需要確定如何從相位噪聲過渡到抖動。 隨后便可以利用特定的抖動來預測ADC的SNR。 通過時鐘源的抖動可近似預測SNR的影響， 其中影響最大的是寬帶相位噪聲。詳細內容請看下文。
本文將采用低抖動時鐘發(fā)生器AD9523為雙通道、14位、250 MSPS ADC AD9643提供時鐘。 使用這些產品后，常見的時鐘頻率為245.76 MHz，因此針對AD9523將采用30.72 MHz基準電壓源(外部振蕩器)，并設置內部寄存器，以生成AD9643的低抖動時鐘輸出。根據(jù)時鐘輸入和相位噪聲的抖動計算公式：
從AD9523中，復制并得到兩種條件下產生的相位噪聲曲線。第一種條件是輸出時鐘頻率為122.88 MHz，第二種條件是輸出時鐘頻率為184.32 MHz。現(xiàn)在，繼續(xù)做另一次近似推測，而這次的項數(shù)較為寬松。使用這兩條曲線中的數(shù)據(jù)執(zhí)行線性插值運算，以便在輸出時鐘頻率為245.76 MHz的情況下近似得到10 MHz失調的相位噪聲。
現(xiàn)在，通過計算得到了所有必須的要素，但依然缺少最后一個公式。 需要計算此抖動對AD9643的SNR產生的影響。 現(xiàn)在來看看這個公式是什么，然后代入已知數(shù)。已知時鐘頻率和rms抖動。 從AD9643數(shù)據(jù)手冊中可以得到140 MHz模擬輸入頻率下的SNR等于71.4 dBFS。 使用公式，可以看到結果為：
相關閱讀：
提供領先相位噪聲性能的4 GHz PLL頻率合成器
時域時鐘抖動分析（一）
時鐘抖動時域分析（二）
專家教你如何設計高級FPGA時鐘域
