【導讀】三星和臺積電這一對冤家近期在半導體制程上你追我趕，進度不相上下。雙方均想憑借先進的技術搶得圓代工中的大部分訂單，戰爭主要爆發在14與16納米之間。對外行來說，這兩納米的差距似乎并不大，其實不然。這其中的差距在哪？縮小制程面臨著那些難處？又有哪些優勢？下面大家就隨小編一起來看看吧。
納米到底有多細微?
在開始之前，要先了解納米究竟是什么意思。在數學上，納米是0.000000001公尺，但這是個相當差的例子，畢竟我們只看得到小數點后有很多個零，卻沒有實際的感覺。如果以指甲厚度做比較的話，或許會比較明顯。
用尺規實際測量的話可以得知指甲的厚度約為0.0001公尺（0.1毫米），也就是說試著把一片指甲的側面切成10萬條線，每條線就約等同于1納米，由此可略為想像得到1納米是何等的微小了。
知道納米有多小之后，還要理解縮小制程的用意，縮小電晶體的最主要目的，就是可以在更小的晶片中塞入更多的電晶體，讓晶片不會因技術提升而變得更大；其次，可以增加處理器的運算效率；再者，減少體積也可以降低耗電量；最后，晶片體積縮小后，更容易塞入行動裝置中，滿足未來輕薄化的需求。
再回來探究納米制程是什么，以14納米為例，其制程是指在晶片中，線最小可以做到14納米的尺寸，下圖為傳統電晶體的長相，以此作為例子。縮小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個部分才能達到這個目的？圖1（a）中的L就是我們期望縮小的部分。藉由縮小閘極長度，電流可以用更短的路徑從Drain端到Source端（有興趣的話可以利用Google以MOSFET搜尋，會有更詳細的解釋）。
此外，電腦是以0和1作運算，要如何以電晶體滿足這個目的呢?做法就是判斷電晶體是否有電流流通。當在Gate端（綠色的方塊）做電壓供給，電流就會從Drain端到Source端，如果沒有供給電壓，電流就不會流動，這樣就可以表示1和0。
尺寸縮小有其物理限制
不過，制程并不能無限制的縮小，當我們將電晶體縮小到20納米左右時，就會遇到量子物理中的問題，讓電晶體有漏電的現象，抵銷縮小L時獲得的效益。作為改善方式，就是導入FinFET（Tri-Gate）這個概念，如右上圖。在Intel以前所做的解釋中，可以知道藉由導入這個技術，能減少因物理現象所導致的漏電現象。
更重要的是，藉由這個方法可以增加Gate端和下層的接觸面積。在傳統的做法中（左上圖），接觸面只有一個平面，但是采用FinFET（Tri-Gate）這個技術后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓Source-Drain端變得更小，對縮小尺寸有相當大的幫助。
最后，則是為什么會有人說各大廠進入10納米制程將面臨相當嚴峻的挑戰，主因是1顆原子的大小大約為0.1納米，在10納米的情況下，一條線只有不到100顆原子，在制作上相當困難，而且只要有一個原子的缺陷，像是在制作過程中有原子掉出或是有雜質，就會產生不知名的現象，影響產品的良率。
如果無法想像這個難度，可以做個小實驗。在桌上用100個小珠子排成一個10×10的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，最后使他形成一個10×5的長方形。這樣就可以知道各大廠所面臨到的困境，以及達成這個目標究竟是多么艱鉅。
隨著技術的成熟，臺積電與三星正在加快14與16納米FinFET的量產進程，兩者勢必會在近期內爭奪蘋果iPhone手機芯片的代工，兩家企業的良性競爭勢必會為消費者們帶來更加省電的同時功能性更佳的產品，希望今后的市場上多一些這樣的良性競爭。
