中心論題：
- 鎖相環頻率合成器ADF4360-4
- 應用設計實例
解決方案：
- 利用ADF460-4作為混頻器本振的外圍電路
- ADF4360-4每次上電時必須給內部數字寄存器寫入數值才能獲得所需的本振輸出
引言
在無線通信領域，高性能頻率源是通信設備的核心。鎖相(Phase Lock)技術是一種相位負反饋控制，鎖相環電路具有優異特性：具有鎖定時無剩余頻差;良好的窄帶載波跟蹤和帶寬調制跟蹤;對相位噪聲和雜散具有很好的抑制性;易于集成。通過鎖相頻率合成技術，頻率源可廣泛應用于通信、電視等領域。本文介紹的ADI公司的ADF4360系列器件是高性價比、應用廣泛的鎖相頻率合成器，可用于無線通信射頻系統(GSM、DECT、PCS、WCDMA以及DCS)基站和WLAN電路中。
鎖相環頻率合成器ADF4360-4
a.工作原理
鎖相環路(PLL)通常由鑒相器(PD)、環路濾波器(LP)、壓控振蕩器(VCO)和可編程分頻器組成，外部晶體振蕩器經R分頻產生的參考頻率與VCO的輸出頻率經N分頻后，在鑒相器中相位比較，產生誤差控制電壓，經環路濾波器濾除高頻分量和噪聲后，控制VCO產生所需振蕩頻率。
AD4360-4是一款雙模前置分頻型單環頻率合成器，雙模前置分頻器是一種在不改變頻率分辨率的同時提高合成器輸出頻率的有效方法。雙模前置型鎖相頻率合成器方框圖如圖1。
圖1中,(P+1)/P為高速雙模前置分頻器，分頻模數為P+1和P;A為吞脈沖可編程計數器;B為主可編程計數器;MC為模控制邏輯電路。其分頻比為N=(P+1)A+P(B-A)=PB+A (1)
合成器輸出頻率為：fo=N=(PB+A)fr (2)
由式2可知，輸出頻率的分辨率△fo=fr。因此，雙模前置分頻型單環合成器采用吞脈沖分頻技術，保持合成器輸出頻率的分辨率不變。
雙模前置分頻器有兩種計數工作模式，只要一個模控制信號控制就可實現簡單的換模計數工作，而不需要采用類似可編程分頻器的預置操作，因而其工作頻率可以做得像固定分頻器那樣高，雙模前置分頻器很好地解決了固定前置分頻器提高輸出頻率fo而降低頻率分辨率△fo的矛盾。
ADF4360-4主要由數字鑒相器、電荷泵、R分頻器、A，B計數器及雙模前置P/P+1分頻器等組成。數字鑒相器對R計數器與N計數器的輸出信號進行相位比較。得到一個誤差電壓。14位可編程參考R分頻器對外部晶體振蕩器分頻后得到參考頻率。可編程6位A計數器、13位B計數器及雙模前置分頻器(P/P+1)共同完成主分頻比N，只需外加環路濾波器，選擇合適參考值，即可獲得穩定輸出。輸出頻率為fo=fvco=N(fi=R)。其中，fi為參考頻率，由高穩定的晶體振蕩器提供。鑒相頻率fr=fi/R(fi<8 MHz)。
b.主要特能
ADF4360-4內部集成壓控振蕩器，主要應用于無線發射機和接收機中，為上下變頻提供本振信號，其主要特性如下：輸出頻率范圍為1450 MHz～1750 MHz，選擇二分頻，可輸出725 MHz～875 MHz;工作電壓為3 V～3.6 V;輸出信號功率可控范圍為-13 dBm～—4 dBm;可編程雙模前置分頻器8/9、16/17、32/33;模擬和數字鎖定檢測;內部集成VCO。
應用設計實例
高性能的本振信號是影響混頻器輸出頻譜純度的主要因素。利用鎖相環頻率合成技術設計的本振源能為混頻電路提供性能良好的本振載波。在WLAN中，混頻器需將來自AP的2.4 GHz的信號下變換到950 MHz，以使信號能在特定的電纜上傳輸。混頻器結構圖如圖2所示。ADF4360-4產生1.5 GHz的本地振蕩器(LO)，混頻器采用AD8343，F1為900 MHz～1000 MHz的帶通濾波器。F2為24 GHz～2.5 GHz的帶通濾波器。PA的信號功率較大，超過AD8343門限，必須衰減，ATT為衰減網絡。
a.電路設計及參數確定
圖3是利用ADF460-4作為混頻器本振的外圍電路。外部晶體振蕩器為20 MHz，具有高穩定性。該晶體振蕩器不僅為ADF4360-4提供參考頻率，還為控制ADF4360-4的FPGA器件提供時鐘。晶體振蕩器接ADF4360-4的參考時鐘輸入引腳CLK_ref，在內部電荷泵輸出引腳CP和VCO輸出引腳VTUNE之間接入環路濾波電路。
三階環路濾波電路如圖4所示，PFD的相位檢測頻率fr=200 kHz,相位裕量φp=45°，由于外接晶體振蕩頻率源為20 MHz，所以計算出參考分頻比N=100，利用ADI公司提供的ADIsimPLL工具計算三階環路濾波器參數：R1=9.46 kΩ，C1=173 pF，C2=2.36 nF，R2=19.3 kΩ，C3=79 pF。
主分頻比N=1.5 GHz/200 kHz=7 500 。需要注意的是：雙模前置分頻器(P/P+1)輸出頻率要求小于300 MHz。因此選擇P/P+1=16/17，根據N=BF+A(A、B為整數)，得到A=12,B=468。3個24位鎖存器的初始化設置如表1所示。
混頻器AD8343要求本振信號范圍為-12 dBm～-3 dBm，典型值為-10 dBm，ADF4360-4輸出功率范圍可由C鎖存器的DB13、DB12兩位控制。輸出功率可控范圍為-13 dBm～-4 dBm，考慮到線路的衰減，DB13、DB12兩位設置為“10”，則輸出信號功率為-6 dBm。
b.ADF4360-4的FPGA初始化
ADF4360-4每次上電時必須給內部數字寄存器寫入數值才能獲得所需的本振輸出。而每次掉電后，原來寫入內部數字寄存器的值也就丟失，所以選擇現成的FPGA控制板寫人數據。FPGA采用Alter公司的EPlC3T100C6。外接20 MHz石英晶體振蕩器提供時鐘。FPGA上設置了5個按鍵，分別為RESET(復位)、CE(使能)、R(R輸入)、C(C輸入)以及N(N輸入)。EP1C3T100C6的雙向I/O口77、78、79分別與ADF4360-4的LE、DATA、CLK相連。其中CLK為串行時鐘輸入;DATA為串行數據輸入：LE為加載使能，該位為邏輯“1”時加載，LE是由FPGA上的CE使能位控制。每次加載數據時，先按RESET復位，然后按CE使能，FPGA與ADF4360-4相連傳輸數據，然后依次按下R、C、N寫入數據。
數據寫入時序：DATA在每個CLOCK的上升沿從MSB(最高有效位)開始依次寫入24位移位寄存器中的數據并一次鎖存到目標寄存器，再開始下一個目標寄存器的初始化。目標寄存器選取由移位寄存器中的DB1、DB0決定。對寄存器賦值順序為R，C、N。C寄存器和N寄存器賦值間隔應大于5 ms，數據寫入時序如圖5所示。
數據寫入控制程序用 Verilog語言編寫，在QuartusⅡ6.0環境下編寫編譯并配置器件引腳。由于源程序非常大，這里只給出了R寄存器賦值的部分程序代碼。
結束語
本文介紹了利用鎖相頻率合成器ADF4360-4為WLAN混頻電路中設計本振信號源的應用實例，給出了設計的關鍵參數及設計方法，以及器件的控制流程及程序代碼。最后測得相噪、雜散等指標均基本達到了ADF4360-4要求標準。其中，相位噪聲為-85 dBc/Hz@1 kHz，雜散優于-70 dBc。利用ADF4360-4設計的頻率合成器可精簡倍頻裝置，簡化電路結構、降低功耗和設備成本，可廣泛應用于射頻電路系統(如無線局域網)以及通信系統中。
