【導讀】本文介紹用于在低功耗信號鏈應用中實現(xiàn)優(yōu)化能效比的精密低功耗信號鏈解決方案和技術。本文將介紹功耗調節(jié)、功率循環(huán)和占空比等用于進一步降低系統(tǒng)功耗的技術（不僅限于選擇低功耗產(chǎn)品，這有時并不夠）。還將探討如何使用通道時序控制器、FIFO和電壓監(jiān)控模塊等片內特性來簡化系統(tǒng)設計，并在主機控制器側和整個系統(tǒng)層面實現(xiàn)節(jié)能。
簡介
對于在幾十年之前的廣告中演奏兔子舞曲的小鼓來說，最執(zhí)著的事情就是能夠持續(xù)不斷地進行演奏。在為現(xiàn)場儀器儀表（檢測溫度、壓力或流量）或遠程生命體征監(jiān)測設備等應用設計電池供電的測量系統(tǒng)時，低功耗信號鏈至關重要。甚至對于主電源供電的系統(tǒng)，也需要最大限度降低環(huán)境影響或能源成本，這促使硬件設計人員不斷改善系統(tǒng)的能效比。低功耗設計能夠帶來一些間接性的優(yōu)勢，比如，如果能夠減少并聯(lián)的電池的數(shù)量，解決方案的尺寸會隨之減小。低功耗設計還具有更深層次的優(yōu)勢，因為系統(tǒng)耗費的能量更少，使得IC芯片的溫度也更低。這有助于延長產(chǎn)品的使用壽命。
要在短時間內完成低功耗硬件設計，從精密低功耗信號鏈著手會是一個非常不錯的起點。除了選擇低功耗元件之外，還可以采用多種功率優(yōu)化技術來進一步降低系統(tǒng)功耗，例如功耗調節(jié)、功率循環(huán)和占空比。此外，很多設計選項，例如選擇合適的電阻值或使用存儲器也是非常重要的因素，關乎著能夠實現(xiàn)嚴格的低功耗目標和優(yōu)化的電池壽命。
例如，找出信號鏈中可以取消的構建模塊，或者在達到某些條件時會暫時斷電的模塊，會有助于我們采用低功耗技術。這需要精準的時序分析1, 2，并對電路操作分級或調節(jié)占空比。如果多個構建模塊多數(shù)時間都處于閑置狀態(tài)，即可讓這些模塊進入關斷模式或者直接將它們關閉。注意，與使用關斷模式相比，設備進行全功率循環(huán)會對功率和時序產(chǎn)生一些影響。
在正確采用這種時序之后，可以通過盡可能減少微控制器互動來進一步改善主系統(tǒng)層級的功耗。這就需要使用外部或內部存儲器，以便在主機控制器被關斷之后存儲數(shù)據(jù)。
在系統(tǒng)層面應用節(jié)能技術會有一些差異，具體取決于使用哪種類型的ADC來數(shù)字化傳感器信息，包括SAR ADC和∑-? DAC，關于這一點將在后續(xù)章節(jié)中詳細介紹。此外，硬件設計選擇，例如數(shù)字通信上拉/下拉電阻、電阻分壓器和增益設置電阻等也會影響整體的信號鏈功耗。
圖1.SAR ADC信號鏈中的單通道電壓、電流測量。
引腳命名會因設備而異。為了保持一致性，我們用AVDD表示模擬電源，用VIO表示數(shù)字電源，用VREF表示基準電壓。
基于SAR ADC的信號鏈的功率優(yōu)化
SAR ADC按要求執(zhí)行轉換，也就是說，在確認轉換開始(CONVERSION START)命令之后，從采樣模式切換到保持模式3。轉換流程開始，然后，待該流程完成后，SAR ADC會回到采樣模式，以獲取信號。SAR ADC（例如圖1所示的信號鏈中使用的 AD4001 轉換器）在轉換階段會消耗大部分功率，而在圖2所示的采集階段則消耗最少功率。所以，盡管吞吐量能高達幾個MSPS，但還是可以按照應用要求的最低速度來運行這些轉換器，以大幅優(yōu)化功率。
SAR ADC：隨吞吐量調節(jié)功率
在許多低功耗應用中，無需持續(xù)提供傳感器信息，而是以更低的速度提供，可能是按幾kSPS或幾十kSPS。在這些情況下，可以隨吞吐量降低SAR ADC的功耗，包括模擬電源軌和數(shù)字電源軌。
表1.不同終端應用中的通信采樣頻率
大部分精密SAR ADC都內置時鐘，用于管理轉換流程，因此其轉換時間(tCONV)是固定的。在tCONV固定的情況下，吞吐量越低，循環(huán)時間(tCYC)越長，采集時間(tACQ)也就越長，后者就是ADC保持最小功耗的時長。換句話說，吞吐率越低，采集每個樣本所用的功耗也越低。
圖2.SAR ADC時序圖。
圖3.AD4001 SAR ADC時序圖和在一個循環(huán)內的功耗。循環(huán)時間越長，平均功耗越低：(a) 1 μs平均功率 = 6.1113 mW，(b) 10 μs平均功率 = 0.93756 mW，(c) 1 ms平均功率 = 0.36845 mW。
圖4.(a) AD4001的功耗調節(jié)和吞吐量，(b) 相關頻率范圍（即低于10 kSPS）放大圖的圖示。
數(shù)字信號從外部觸發(fā)轉換，轉換速度受到嚴格控制。采樣速率越低，導致采樣階段時間變長，因此平均功耗越低。這一點可參見方程1：
其中：
tCONV 為轉換時間
tCYC 為采樣速率的倒數(shù)
VDD 為模擬電源
VIO 為數(shù)字電源
nBITS 為ADC的分辨率
tSCLK 為串行時鐘周期時間(1/fSCLK)
VREF 為基準電壓，IREF為最大吞吐量(max_tput)時的電流
所以，根據(jù)公式1且如圖4所示，如果tCYC延長且tCONV保持不變，ADC平均模擬功耗與采樣速率成反比。
圖1所示的ADC在轉換階段的功耗主要來自模擬電源，如圖2所示。例如，在應變片檢測電路中，數(shù)據(jù)采集速率可以低至1 kSPS，與按最大采樣速率運行AD4001相比，其功耗可以降低20倍。
表2.AD4001功耗調節(jié)與吞吐量
公式1（圖示）顯示功率如何隨吞吐量成比例增加，如圖4所示。
降低ADC采樣速率會導致采集時間延長，這會降低ADC驅動器放大器的帶寬要求，從而擴大可選設備的群集。帶寬更低的放大器一般具有相對更低的靜態(tài)電流。所以，降低ADC采樣速率不僅會降低ADC功耗，還會降低配套使用的放大器的功率要求。
表3.運算放大器帶寬與電流消耗和噪聲性能的關系；帶寬和功率成正比
但是，選擇帶寬更低的運算放大器也需要作出取舍。更低的帶寬意味著更低的靜態(tài)電流(IQ)，但缺點在于噪聲電壓密度(eN)會增大，如表3所示。根據(jù)經(jīng)驗，降低靜態(tài)電流意味著噪聲密度會按照1/√IQ的比例增大。但是，需要注意的是，調節(jié)帶寬會過濾均方根噪聲。換句話說，硬件設計人員可能根據(jù)給定的采樣速率、放大器和RC凈帶寬在功耗（或電池壽命）和均方根噪聲性能之間取舍。
圖5.在多種吞吐量下，每個電源軌（運算放大器、模擬電源軌和數(shù)字電源軌）的電源分布；如表3所示，根據(jù)帶寬需求，使用不同的放大器。
此外，用于設置運算放大器增益的反饋電阻也會影響功耗：這些電阻越大，它們消耗的功率就越少。但這期間也伴隨著對噪聲的取舍，因為電阻越大，產(chǎn)生的噪聲也越多。正確的設計做法是，使電阻盡可能大，只要其噪聲貢獻值在總噪聲中可以忽略不計。因為總噪聲等于各個噪聲的和方根，所以，根據(jù)一般經(jīng)驗，可以設置電阻均方根噪聲的上限為該運算放大器的1/3，使其噪聲貢獻值在總噪聲中的占比低于5%。如此，運算放大器噪聲仍是主要噪聲。
在有些應用中，會以低吞吐率（幾kSPS）對低頻率輸入信號采樣，例如表1所示的信號，在這種情況下，如果無需信號調理（例如增益級或低輸出阻抗），即可移除驅動器放大器。在更高速度的應用中，更新的ADC（例如AD4000或 AD4696 系列）會提供高輸入阻抗（高阻）模式，支持使用更低帶寬（和更低功率）放大器來驅動模擬輸入，有時甚至能完全取消使用驅動器。取消這種運算放大器也有助于降低總功耗（其功耗隨之取消），如圖5的藍色條柱所示。與始終需要使用驅動器放大器的傳統(tǒng)型SAR ADC相比，這有助于大幅節(jié)省功率。在使用AD4696 16通道器件時，這種功率節(jié)省的比例達到16倍。基準電壓源高阻模式功能也會降低基準電壓源輸入電流，使得總系統(tǒng)功耗隨之降低。
SAR ADC信號鏈：AFE動態(tài)功耗調節(jié)
如前文所述，SAR ADC功耗會隨采樣速率變化，但其他信號鏈元件并不是如此。放大器和基準電壓在通電之后，消耗恒定的靜態(tài)電流。在采樣ADC樣本期間對這些元件進行功率循環(huán)會降低信號鏈的平均功耗。每個電源周期必須等待信號確定，這會限制留給系統(tǒng)開啟和關閉的時間。有關詳情，請參閱“低功耗精密信號鏈應用最重要的時序因素有哪些？第一部分”和“低功耗精密信號鏈應用最重要的時序因素有哪些？第二部分”（但建議對每種具體的信號鏈設計執(zhí)行精準分析）。
使用高度集成的ADC，在片內集成更多模擬前端(AFE)模塊，可以加快上電和斷電轉換的速度，但無損其性能。但是，在許多場景下，為了實現(xiàn)最佳性能，設計最終可能會使用分立式元件。示例如圖6所示。
此信號鏈為多通道，由一個MAX41400和每通道一個抗混疊濾波器組成，采用ADR3625精密基準電壓源，將信息饋送給16通道SAR ADC（即AD4696）。
如前文所述，按照可接受的最低吞吐量運行ADC會降低其功耗。此外，如果空閑時間足夠長，可在部分采樣時間期間將MAX41400置于關斷模式，對于這樣的多路復用系統(tǒng)，可以一次只開啟（上電）一個放大器。放大器MAX41400開啟（上電）的頻率為tCYC/LSEQ，其中LSEQ為時序長度，在圖7所示的示例中，其數(shù)值為10。例如，如果按照每通道1 kSPS的速度進行轉換，而轉換時間最長為415 ns，這表示在每個通道上，MAX41400可在約占循環(huán)時間10%的時間里處于關斷模式。
圖6.多通道測量信號鏈。
圖7.基于AD4696 ADC，在多通道多路復用應用中對MAX41400進行功率循環(huán)（為了便于查看，假設只有10個通道投入使用）。
在完全上電時，MAX41400的靜態(tài)電流(IQ_ON)為65 μA，在進入關斷模式(IQ_OFF)之后，該電流可以降低至0.1 μA。在采樣之間將其關斷，放大器消耗的平均電流(IAVG)會隨吞吐量改變。
重申一下，吞吐量越低，tCYC越高，IAVG越低。tON表示放大器保持開啟的時長。當ADC從采集階段切換至轉換階段，放大器可以進入關斷狀態(tài)，因為延長tON時間，使其超過最短時間并不會帶來任何好處。應使關斷時間(tOFF = tCYC – tON)達到最長，以最大限度降低功耗，但不到需要犧牲SNR或THD的程度。要找到正確的時序，具體取決于應用、使用的設備和吞吐率。事實上，tON和吞吐量可能成反比：吞吐量更低時，導致閑置時間變長，閑置時間更長時，則需要更長的tON時間來喚醒放大器。根據(jù)數(shù)據(jù)手冊，AD4696的典型轉換時間為415 ns。這個轉換時間，加上在關斷之后重新給MAX41400上電所需的100 μs，即為最短的tON時間。所以，平均電流消耗為：
與始終使能的放大器相比，MAX41400在關斷模式下的功耗和快速上電期間的功耗總和要低10倍。
一般來說，除了所示示例在給定吞吐率下計算得出的節(jié)省功率外，所有這些公式都可以如圖9所示，以圖形的方式展示，其規(guī)格則依照數(shù)據(jù)手冊（假設已使能基準電壓源和模擬輸入高阻模式）。
圖8.信號鏈功耗與吞吐量的關系（前端提供和不提供功耗調節(jié)功能）。
可以采用相同的分析方法來分析電池壽命，與功耗分析相反，需要使用電池容量除以平均電流。
表4.電池容量
在這種情況下，兩者成反比，也就是說，吞吐量越低，電池壽命越長。
圖9.利用功率循環(huán)/調節(jié)功能延長電池壽命。
任何放大器，即使不像MAX41400一樣支持關斷模式，都可以如之前所示進行功率循環(huán)。也就是說，不是進入關斷模式，而是徹底上電和徹底關閉。但是，在操作時必須小心。一方面，放大器的喚醒時間將會更長，所以最短tON時間也會更長。另一方面，重復對解耦電容充電和放電會影響在每個電源周期給它們充電的電流，與關斷模式相比，會增大整體的功耗。此外，如果傳感器在電源軌未上電的情況下仍然驅動放大器輸入，在沒有保護措施的情況下，可能會導致?lián)p壞。
基于SAR ADC的信號鏈：數(shù)字電源功耗調節(jié)
前文著重介紹降低模擬電源功耗(如果是總功耗的最主要來源時)該如何降低。降低吞吐量也會影響數(shù)字功耗，因為這使得串行時鐘能以更低頻率運行：
公式5指出，我們還可以采用兩個額外的步驟來最大限度降低數(shù)字功耗：
● 使用更低的數(shù)字電源電壓(VIO)
● 最大限度降低串行數(shù)據(jù)輸出線路的走線電容
需要注意的另一點是數(shù)字通信線路中使用的上拉/下拉電阻的值。這些電阻用于確保在數(shù)字輸入/輸出端提供正確的邏輯電平，它們的數(shù)值會影響到系統(tǒng)的總功耗。使用的電阻值過低（也稱為強上拉）可能會導致線路中有大電流通過。因此，應避免使用非必要的低電阻值。另一方面，如果電阻過高，泄漏電流導致的壓降會導致錯誤的邏輯電平解譯。此外，壓降會影響傳輸。所以，設計人員必須在無損電壓電平（取決于數(shù)字電源電壓和泄漏電流）或信號完整性的情況下，使用最高的電阻值。
基于Σ-Δ ADC的信號鏈
在基于Σ-Δ ADC的信號鏈中，之前所述的功耗調節(jié)概念并不直接適用。這是因為轉換不是從外部觸發(fā)的，而是由自由運行的時鐘觸發(fā)的4。所以它們不能作為外部轉換開始信號的函數(shù)，以閑置狀態(tài)持續(xù)一定時間。
但是，許多Σ-Δ ADC支持待機模式，如果ADC無需持續(xù)轉換，即可使用這種模式。如前文所述，我們還需要考慮時序問題5，因為在喚醒器件，到器件退出待機模式的這段時間里，是不能進行采樣的。
除了待機模式外，高度集成的Σ-Δ ADC（例如 AD4130）還提供占空比模式。如此，ADC會自動上電和關閉，無需在每次循環(huán)時與主機交互。AD4130提供兩種模式，分別為1/4和1/16，這表示該器件在1/4和1/16的時間里保持激活。與連續(xù)轉換模式相比，這會大幅節(jié)省功率，如圖10所示。
表5.AD4130在每種功率模式下的電流消耗
根據(jù)所需的吞吐率，在選擇優(yōu)化功耗的技術時，可以使用其中一種占空比模式，或者讓器件在一定時間里處于待機模式。實際上，AD4130的多種工作模式都可能影響ADC的功耗。ACE6中可用的主動功能模型顯示了所選ADC配置的功耗和預期的電池壽命。
圖10.Ad4130在不同工作模式下的電流消耗：連續(xù)轉換模式、1/4占空比和1/16占空比。
基于Σ-Δ ADC的信號鏈：AFE動態(tài)功耗調節(jié)，支持占空比
和基于SAR ADC的信號鏈一樣，基于∑-? DAC的信號鏈可以利用占空比，在ADC處于低功耗狀態(tài)（圖10）時將某些模塊置于關斷狀態(tài)。如此，可以實現(xiàn)與圖9所示類似的AFE功率節(jié)省。
傳感器激勵
完整的解決方案器件（例如AD4130）不止提供核心轉換器，還提供內部可編程增益放大器，以及傳感器偏置和激勵（可選的電流源和精密基準電壓）。這種集成意味著易用性、尺寸，以及在不同構建模塊之間使用偏置、時序或功率循環(huán)等的優(yōu)化。所以，AD4130本身通過在片內集成這些模塊來降低系統(tǒng)的整體功耗。此外，它能夠靈活用在多種不同的平臺中，例如RTD、熱敏電阻或橋接傳感器等等，能夠幫助簡化設計周期。它還減少了BOM數(shù)量，以及需要使用的電源軌的數(shù)量。
其他功率優(yōu)化技術
本文介紹了多種最大限度降低信號鏈功耗的方法。但是，信號鏈還有一個部分需要考慮，即主機控制器。如果控制器因為需要讀取和后處理來自ADC的數(shù)據(jù)而始終保持上電，那么它會消耗很多功率。在控制器未使用時，將其置于睡眠模式將有助于額外節(jié)省功率。
帶片內FIFO的ADC
如果應用無需實時數(shù)據(jù)，但必須以更低的速率讀取數(shù)據(jù)點，那么帶片內FIFO的ADC應能派上用場。AD4130集成了這種模塊，該FIFO能夠存儲多達256次轉換，所以，如果輸出數(shù)據(jù)速率(ODR)（例如）為2.4 kSPS，該微控制器無需每隔416 μs讀取一次，而是可以進入睡眠模式，每隔100 ms喚醒，一次性讀取整個存儲器的數(shù)據(jù)（參見圖11的數(shù)據(jù)傳輸部分）。換言之，如果ADC的存儲器能存儲最新的256個樣本，也能使微控制器進行功率循環(huán)，從而大幅降低系統(tǒng)的總功耗。
圖11.利用ADC的片內FIFO降低微控制器的功耗。
通過直接存儲訪問(DMA)將ADC數(shù)據(jù)流傳輸至存儲器
對于不包含片內FIFO的ADC，可以轉而使用大部分微控制器都包含的直接存儲訪問(DMA)。DMA能將數(shù)據(jù)直接從外設（在本例中為SPI）傳輸至存儲器(SRAM)，不存在因為每次接收ADC樣本而造成CPU干預或中斷。選擇的微控制器會直接影響到可以實現(xiàn)的功率節(jié)省。在許多情況下，微控制器在大部分時間里都能保持處于睡眠模式，只有在接收到ADC樣本時才觸發(fā)事件。此事件會簡單提醒DMA開始執(zhí)行SPI事務，之后再回到睡眠狀態(tài)，相比CPU在整個SPI事務執(zhí)行期間保持完全喚醒，這會使微控制器的功耗達到最低。注意，只有在ADC數(shù)據(jù)的格式與目標存儲器一致時，才能使用DMA。也就是說，對于大部分微控制器，只有當ADC數(shù)據(jù)為16位或32位時，才能輕松使用DMA。
中斷驅動編程
許多低功耗應用不要求記錄和處理每個數(shù)據(jù)點，但需要監(jiān)控檢測的幅度是否位于特定的閾值之內。以前，為了進行監(jiān)測，主機控制器需要始終保持喚醒，以讀取每個ADC樣本，確定其值是否正常，并且據(jù)此觸發(fā)中斷例程。
AD4696 (SAR ADC)和AD4130 (Σ-Δ ADC)都集成了這些閾值檢測功能。閾值可以編入程序，使得GPIO引腳只在ADC輸出代碼超出用戶定義的范圍時進行認定。如此，主機控制器大部分時間都可以處于睡眠模式，只在GPIO認定時喚醒，這意味著，它只在需要執(zhí)行操作時才保持活躍，因此能夠最大限度降低功耗。
結論
在為 便攜式現(xiàn)場儀器儀表、狀態(tài)監(jiān)控或 生命體征測量 (VSM)等應用設計電池供電的測量系統(tǒng)時，可以使用 analog.com/precisionlowpower 所示的低功耗信號鏈來實現(xiàn)功率優(yōu)化型解決方案。ADI的精密低功耗信號鏈幫助設計人員簡化了構建低功耗測量解決方案的過程，該解決方案將精密放大器、基準電壓、ADC和隔離產(chǎn)品優(yōu)化組合在一起。在這些信號鏈中，功耗得到優(yōu)化，同時兼顧噪聲性能、尺寸、易用性這些重要指標。這些信號鏈提供不同配置：單通道、分立式多通道（多路復用）、完全集成的多通道解決方案和隨時可用的功率優(yōu)化設計，對于低功耗設計來說是非常不錯的起點。
除了展示ADI的精密低功耗信號鏈之外，本文還展示多種提高信號鏈的能效比的系統(tǒng)級技術。這些技術包括功耗調節(jié)、功率循環(huán)、占空比，或使用FIFO這類片內功能，或者閾值檢測這類中斷驅動功能。
參考電路
1 Padraic O’Reilly。“低功耗精密信號鏈應用最重要的時序因素有哪些？第一部分”。模擬對話，第56卷第3期，2022年8月。
2 Padraic O’Reilly。“低功耗精密信號鏈應用最重要的時序因素有哪些？第二部分”。模擬對話，第56卷第3期，2022年8月。
3數(shù)據(jù)轉換手冊。（ADI公司，2005年）。
4 Michael Clifford。“Σ-Δ型ADC拓撲結構基本原理：第一部分”。ADI公司，2016年1月。
5Bruce Pepitas。“動態(tài)功耗調節(jié)簡介”。ADI公司，2016年1月。
6分析 | 控制 | 評估(ACE)軟件。ADI公司。
Brandon Hurst。“如何使用DMA在低功耗可穿戴設備中加快外設監(jiān)測”。模擬對話，第56卷第1期，2022年1月。
Maithil Pachchigar和Alan Walsh。“新一代SAR ADC解決精密數(shù)據(jù)采集信號鏈設計的難點”。模擬對話，第50卷第4期，2016年12月。
Sanjay Rajasekhar和Arvind Shankar。“如何利用輸入高阻技術來降低解決方案的功耗并減小尺寸”。ADI公司，2022年7月。
來源：Lluis Beltran Gil，ADI
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