中心議題：
- 電容的插入損耗特性、頻率響應特性與電容的濾波特性分析
- 利用電容模型分析PCB中的環流問題
- 電源擾動及地彈噪聲的產生機理
- 器件電源管腳旁路電容的放置
- 理想電容的插入損耗特性分析
隨著系統體積的減小，工作頻率的提高，系統的功能復雜化，這樣就需要多個不同的嵌入式功能模塊同時工作。只有各個模塊具有良好的EMC和較低的EMI，才能保證整個系統功能的實現。這就要求系統自身不僅需要具有良好的屏蔽外界干擾的性能，同時還要求在和其他的系統同時工作時，不能對外界產生嚴重的EMI。另外，開關電源在高速數字系統設計中的應用越來越廣泛，一個系統中往往需要用到多種電源。不僅電源系統容易受到干擾，而且電源供應時產生的噪聲會給整個系統帶來嚴重的EMC問題。因此，在高速PCB設計中，如何更好的濾除電源噪聲是保證良好電源完整性的關鍵。本文分析了電容的濾波特性，電容的寄生電感電容的濾波性能帶來的影響，以及PCB中的電流環現象，繼而針對如何選擇旁路電容做出了一些總結。本文還著重分析了電源噪聲和地彈噪聲的產生機理并在其基礎上對旁路電容在PCB中的各種擺放方式做出了分析和比較。
電容的插入損耗特性、頻率響應特性與電容的濾波特性
1理想電容的插入損耗特性
EMI電源濾波器對干擾噪聲的抑制能力通常用插入損耗（InsertionLoss）特性來衡量。插入損耗的定義為：沒有濾波器接入時，從噪聲源傳輸到負載的噪聲功率P1和接入濾波器后，噪聲源傳輸到負載的噪聲功率P2之比，用dB（分貝）表示。圖1是理想電容的插入損耗特性，可以看出，1μF電容對應的插入損耗曲線斜率接近20dB/10倍頻。
觀察其中某一條插入損耗特性，當頻率增加時，電容的插入損耗值是增加的，也就是說P1/P2值是增加的，這意味著系統通過電容濾波以后，能夠傳輸到負載的噪聲減少，電容濾除高頻噪聲的能力增強。從理想電容的公式分析，當電容一定時，信號頻率越高，回路阻抗越低，也即電容易于濾除高頻的成分。從兩個方面得出的結論是相同的。
再觀察不同電容所對應的曲線，在頻率很低的情況下，各種電容所對應的插入損耗值是近似相同的，但是隨著頻率的增加，小電容的插入損耗值增加的幅度較大電容要慢一些，P1/P2值增加得也就較慢，也就是說大電容更容易濾除低頻噪聲。因而我們在設計高速電路板時，通常在電路板的電源接入端放置一個1～10μF的電容，濾除低頻噪聲；在電路板上每個器件的電源與地線之間放置一個0.01～0.1μF的電容，濾除高頻噪聲。
連接在電源和地之間的電容的阻抗可由如下公式計算：，電容濾波的目的是濾除疊加在電源系統中的交流成分，從上面的公式可以看出，當頻率一定時，電容值越大，回路中的阻抗就越小，這樣交流信號就越容易通過電容流到地平面上去，換句話說，即似乎電容值越大其濾波效果越好，事實上并非如此，因為實際電容并不具有理想電容的所有特性。實際電容存在寄生成分，這是構造電容器極板和引線時所形成的，而這些寄生成分可等效為串聯在電容上的電阻與電感，通常稱之為等效串聯電阻（ESR）和等效串聯電感(ESL)，其模型如圖2的左半部分所示。如果忽略電容的寄生電阻則模型可等效為圖2的右半部分。這樣電容實際上就是一個串聯諧振電路。在實際的電路或者PCB設計中，電容寄生電感的存在將對電容的濾波性能帶來很大的影響，因此在系統設計時應該選擇寄生電感比較小的電容。
2實際電容的高頻響應特性
從2.1節我們知道，實際電容在工作時由于存在寄生電感的緣故，使得電容回路成為一個串聯諧振回路。諧振頻率為，式中：L為等效電感；C為實際電容。如圖3所示，當頻率小于f0時，呈現為電容；頻率大于f0時，呈現為電感。所以，電容器更像是一個帶阻濾波器，而不是一個低通濾波器。電容的ESL和ESR是由電容的構造和所用介質材料決定的，與電容容量無關。對于高頻的抑制能力并不會因為更換大容量的同類型電容而增強。更大容量的同類型電容器的阻抗在頻率低于f0時，比小容量電容器的阻抗小，但是，當頻率大于f0時，ESL決定了二者的阻抗沒有差別。可見，為了改進高頻濾波特性，必須使用具有較低ESL的電容器。任何一種電容器的有效頻率范圍是有限的，而對于一個系統，既有低頻噪聲，又有高頻噪聲，所以通常要用不同類型的電容并聯來達到更寬的有效頻率范圍。
利用電容模型分析PCB中的環流問題
電源去耦電容放置位置不當將會在印制電路板上產生很大的電流環。為了減少噪聲，在高速印制電路板的設計當中，有一個很重要的原則是：減少信號電流環的面積。過去我們習慣于只考慮電流的流出起點、途徑及終點，而很少去考慮電流的返回路徑。在高頻電路中，通常認為電源和地是等價的，因此電流的流出途徑和返回途徑將形成一個電流環，在這些電流環中，會由于種種原因，例如電容的寄生電感，PCB連線的固有電感等，使得環路的阻抗不為零，這樣電流流經這一環路時將產生電勢差，如果電流是變化的，則將產生輻射，對系統產生干擾。為了給電源濾波，在電路設計中常常要在電源和地之間加上一些旁路電容，在回路中增加旁路電容主要有兩個目的，一是增加環路中存儲電荷的能力，以免瞬間電流過大，產生地彈噪聲。二是適當的放置旁路電容的位置，可為噪聲信號提供就近的地回路，減少電流環路的面積，從而減少了環路的電感。采用了旁路電容的回路中，由于欲濾除的噪聲頻率通常是高頻交流信號，因而這樣的回路仍舊將會對外產生輻射。為了減少這一輻射，我們需要盡可能的降低回路的阻抗，必須合理放置旁路電容的位置。圖4顯示了由于濾波電容放置位置不當產生的大電流環。
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圖5為電流環的模型。從電流環模型中我們可以看出，環路中存在寄生電感，它們在高頻狀態下表現為環路的阻抗可導致供給電源產生尖峰，并會輻射電磁波從而干擾系統的其他部分。環路中Ll為電容管腳引線的封裝電感；Lpc為電容管腳到器件電源或者地管腳之間的PCB傳輸線的寄生電感；Lic為器件管腳引線的寄生電感。另外，在前面我們討論過電容本身也是具有寄生電感ESL的。這樣回路的總電感為：L＝2Ll+2Lpc+2Lic+ESL。由于環路的寄生電感將會給整個系統帶來電磁干擾，產生電壓尖峰，這個電壓尖峰值同串聯電感之間存在一定的關系，近似計算公式如下：
這里V為最大噪聲電壓尖峰值，△t為瞬態持續時間，△I為器件瞬態電流，△t、△I值可以從器件手冊中查得。例如74HC的瞬態電流典型值Icc為20mA，輸出信號從零上升到Icc或者從Icc下降到零需要的時間為4ns，如果現在我們試圖控制感性噪聲的尖峰在100mV以內，那么由上面的公式我們可以求得串聯電感L的最大值不超過20nH。在PCB板設計時，設計者可以通過以下幾種方式來降低回路電感：選擇寄生電感比較小的電容，降低ESL（不同型號電容的寄生電感值見表1）；盡量使用貼片電容以減小電容引線長，降低Ll值；合理的放置電容，使用電源層或地平面層代替電源或者地傳輸線，減小電源地傳輸線電感Lpc；合理選擇集成器件的封裝，以降低Lic值，比如對于器件ADV478來說，PLCC封裝的寄生電感比DIP封裝的寄生電感要小2nH到3nH。
電源擾動及地彈噪聲的產生機理
圖6為一個簡單的圖騰柱I/O口電路，驅動一個串聯源端匹配的傳輸線。圖中LV和LG為器件電源管腳和地管腳的封裝電感，A、B為兩個場效應管，作為開關使用。假設初始時刻傳輸線上各點的電壓和電流均為零，在某一時刻器件將驅動傳輸線為高電平，這時候器件就需要從電源管腳吸收電流。在時間t1，合上開關A，電流從PCB板上的VCC流入，流經封裝電感LV，跨越開關A，串聯終端電阻，然后流入傳輸線，輸出電流幅度為（1/2）VCC/Z0。電流在傳輸線網絡上持續一個完整的輪回（round-trip）時間，在時間t2結束。至此以后，整個傳輸線處于電荷充滿狀態，不需要額外流入電流來維持。當電流瞬間涌過封裝電感LV時，將在結點V1處導致芯片電壓的擾動。在時間t3，關閉開關A，這一動作不會導致脈沖噪聲的產生，因為在開關A打開的瞬間是沒有電流流過的。同時，合上開關B，這時傳輸線、地平面、封裝電感LG以及開關B形成一環路，有瞬間電流流過開關B，這樣在結點G1處產生地彈擾動。如果在V1和G1之間加上一旁路電容（放置在芯片內部）的話，可以使得V1點處和G1點處的瞬態電壓擾動相同，這樣在每一次開關切換時，V1點和G1點均會產生電壓擾動，然而幅度將會減半。
在高速PCB設計中，在電源管腳附近放置濾波電容就是為了消除電源擾動以及地彈噪聲的。系統加上旁路電容以后，由于電容寄生電感的存在，環路的總電感將增加，可能產生的噪聲強度也就會更大。因此設計者應該盡可能的選擇寄生電感小的旁路電容并合理的將其放置在PCB中。
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器件電源管腳旁路電容的放置
當電流在瞬間通過器件電源管腳流入器件或者通過地管腳流入地時，由于器件封裝電感的存在以及電源供給環路中電感的存在，將會產生電源擾動和地彈噪聲，因此需要在電源管腳附近放置濾波電容以達到消除電源擾動以及地彈噪聲目的。
從上文可知，電源擾動和地彈噪聲主要來自于芯片的引腳，由于芯片的輸出阻抗（芯片的電源或者地管腳的輸出阻抗）一般要比電源平面或者地平面的阻抗大得多（如果不是這樣的話，將會有大量的電源、地噪聲產生），因此可將芯片看作一個噪聲源，對于一塊合理設計的電路板而言，無論在什么時候，當噪聲源的阻抗比負載大得多的時候，噪聲源可以看作一個電流源，它將灌入一定量的電流到電源或者地系統中。為了減小電源或者地噪聲，就需要采取措施來減小灌入到電源或者地平面當中的電流量。為了切實做到這一點，理論上需要將電源或者地管腳串聯一個阻抗，這個阻抗必須足夠大，最好比芯片電源地管腳的輸出阻抗還大。但串聯這樣一個大的阻抗是不現實的，因為如果這樣的話，將會在芯片內部產生更大的地彈噪聲或者電源擾動，導致芯片不能夠正常工作。因此正確的做法還應該是設法將噪聲通過低阻抗的回路引到地平面上去。通常的做法是給芯片的電源管腳加旁路電容。下面簡單的分析了電容的四種放置方式。
如圖7及圖8(a)所示，為旁路電容的一種放置方式。將芯片的地管腳直接通過一個低阻抗的過孔D(一般過孔的寄生電感約為1～2nH)連接到地平面上，這樣芯片地管腳上的地彈噪聲將通過過孔流入到地平面上，抑制了地彈噪聲對芯片的影響。芯片的電源管腳通過一小段傳輸線（通常約為50～80mil長，寄生電感約為1～1.6nH）連接到電容的電源盤墊上，電容的電源盤墊和地盤墊直接通過過孔連接到電源平面和地平面上，這樣電源管腳到地平面之間也將有一條低阻抗的通路，有效的克服了電源管腳上的電源噪聲對芯片的影響。同時旁路電容附近的電源層上的噪聲也將通過過孔B、旁路電容、過孔C這樣一條低阻抗通道流入到地平面上，這樣的放置方式有效的抑制了噪聲對芯片以及電源和其他系統的影響。
如圖8(b)所示，將過孔B放在電容電源管腳和芯片電源管腳之間，這樣將增加通路A的環路電感，當電容和芯片不是位于同一層時，一般采用這種方式。
如圖8(c)所示，將電容電源管腳處的電源過孔B改打到接近芯片電源管腳A處，這種放置方式類似于上述第二種放置方式，將導致環路電感的增加，此方式應避免。
如圖8(d)所示去掉電容電源管腳和芯片電源管腳之間的傳輸線，而將芯片電源管腳直接通過一個過孔連接到地平面上，電容電源管腳和芯片電源管腳之間通過大的電源平面連接到一起，這樣通路A包括：兩個過孔、一個電源平面、一個電容，也同樣增加了環路的電感，而且噪聲將對電源平面帶來不可預知的影響，另外還增加了過孔的數量，減少了板子上的布線面積。此方式也應盡量避免。
當前數字系統板級頻率越來越高，各種EMI問題也越來越嚴重。合理的選擇和使用旁路電容是消除EMI、獲得電源完整性的一個關鍵方面。而且，隨著半導體技術的進一步發展，電容也在不同的更新換代以滿足高速電路設計的要求。因此，旁路電容選擇、旁路電容的擺放等問題需要不斷的進行深入探討。
