【導讀】接地無疑是系統設計中最為棘手的問題之一。盡管它的概念相對比較簡單，實施起來卻很復雜，遺憾的是，它沒有一個簡明扼要可以用詳細步驟描述的方法來保證取得良好效果，但如果在某些細節上處理不當，可能會導致令人頭痛的問題。
對于線性系統而言，"地"是信號的基準點。遺憾的是，在單極性電源系統中，它還成為電源電流的回路。接地策略應用不當，可能嚴重損害高精度線性系統的性能。
對于所有模擬設計而言，接地都是一個不容忽視的問題，而在基于PCB的電路中，適當實施接地也具有同等重要的意義。幸運的是，某些高質量接地原理，特別是接地層的使用，對于PCB環境是固有不變的。由于這一因素是基于PCB的模擬設計的顯著優勢之一，我們將在本文中對其進行重點討論。
我們必須對接地的其他一些方面進行管理，包括控制可能導致性能降低的雜散接地和信號返回電壓。這些電壓可能是由于外部信號耦合、公共電流導致的，或者只是由于接地導線中的過度IR壓降導致的。適當地布線、布線的尺寸，以及差分信號處理和接地隔離技術，使得我們能夠控制此類寄生電壓。
我們將要討論的一個重要主題是適用于模擬/數字混合信號環境的接地技術。事實上，高質量接地這個問題可以—也必然—影響到混合信號PCB設計的整個布局原則。
目前的信號處理系統一般需要混合信號器件，例如模數轉換器(ADC)、數模轉換器(DAC)和快速數字信號處理器(DSP)。由于需要處理寬動態范圍的模擬信號，因此必須使用高性能ADC和DAC。在惡劣的數字環境內，能否保持寬動態范圍和低噪聲與采用良好的高速電路設計技術密切相關，包括適當的信號布線、去耦和接地。
過去，一般認為"高精度、低速"電路與所謂的"高速"電路有所不同。對于ADC和DAC，采樣（或更新）頻率一般用作區分速度標準。不過，以下兩個示例顯示，實際操作中，目前大多數信號處理IC真正實現了"高速"，因此必須作為此類器件來對待，才能保持高性能。DSP、ADC和DAC均是如此。
所有適合信號處理應用的采樣ADC（內置采樣保持電路的ADC）均采用具有快速上升和下降時間（一般為數納秒）的高速時鐘工作，即使呑吐量看似較低也必須視為高速器件。例如，中速12位逐次逼近型(SAR) ADC可采用10 MHz內部時鐘工作，而采樣速率僅為500 kSPS。
Σ-Δ型ADC具有高過采樣比，因此還需要高速時鐘。即使是高分辨率的所謂"低頻"工業測量ADC（例如AD77xx-系列）吞吐速率達到10 Hz至7.5 kHz，也采用5 MHz或更高時鐘頻率工作，并且提供高達24位的分辨率。
更復雜的是，混合信號IC具有模擬和數字兩種端口，因此如何使用適當的接地技術就顯示更加錯綜復雜。此外，某些混合信號IC具有相對較低的數字電流，而另一些具有高數字電流。很多情況下，這兩種類型的IC需要不同的處理，以實現最佳接地。
數字和模擬設計工程師傾向于從不同角度考察混合信號器件，本文旨在說明適用于大多數混合信號器件的一般接地原則，而不必了解內部電路的具體細節。
通過以上內容，顯然接地問題沒有一本快速手冊。遺憾的是，我們并不能提供可以保證接地成功的技術列表。我們只能說忽視一些事情，可能會導致一些問題。在某一個頻率范圍內行之有效的方法，在另一個頻率范圍內可能行不通。另外還有一些相互沖突的要求。處理接地問題的關鍵在于理解電流的流動方式。
星型接地
"星型"接地的理論基礎是電路中總有一個點是所有電壓的參考點，稱為"星型接地"點。我們可以通過一個形象的比喻更好地加以理解—多條導線從一個共同接地點呈輻射狀擴展，類似一顆星。星型點并不一定在外表上類似一顆星—它可能是接地層上的一個點—但星型接地系統上的一個關鍵特性是：所有電壓都是相對于接地網上的某個特定點測量的，而不是相對于一個不確定的"地"（無論我們在何處放置探頭）。
雖然在理論上非常合理，但星型接地原理卻很難在實際中實施。舉例來說，如果系統采用星型接地設計，而且繪制的所有信號路徑都能使信號間的干擾最小并可盡量避免高阻抗信號或接地路徑的影響，實施問題便隨之而來。在電路圖中加入電源時，電源就會增加不良的接地路徑，或者流入現有接地路徑的電源電流相當大和/或具有高噪聲，從而破壞信號傳輸。為電路的不同部分單獨提供電源（因而具有單獨的接地回路）通?？梢员苊膺@個問題。例如，在混合信號應用中，通常要將模擬電源和數字電源分開，同時將在星型點處相連的模擬地和數字地分開。
單獨的模擬地和數字地
事實上，數字電路具有噪聲。飽和邏輯（例如TTL和CMOS）在開關過程中會短暫地從電源吸入大電流。但由于邏輯級的抗擾度可達數百毫伏以上，因而通常對電源去耦的要求不高。相反，模擬電路非常容易受噪聲影響—包括在電源軌和接地軌上—因此，為了防止數字噪聲影響模擬性能，應該把模擬電路和數字電路分開。這種分離涉及到接地回路和電源軌的分開，對混合信號系統而言可能比較麻煩。
然而，如果高精度混合信號系統要充分發揮性能，則必須具有單獨的模擬地和數字地以及單獨電源，這一點至關重要。事實上，雖然有些模擬電路采用+5 V單電源供電運行，但并不意味著該電路可以與微處理器、動態RAM、電扇或其他高電流設備共用相同+5 V高噪聲電源。模擬部分必須使用此類電源以最高性能運行，而不只是保持運行。這一差別必然要求我們對電源軌和接地接口給予高度注意。
請注意，系統中的模擬地和數字地必須在某個點相連，以便讓信號都參考相同的電位。這個星點（也稱為模擬/數字公共點）要精心選擇，確保數字電流不會流入系統模擬部分的地。在電源處設置公共點通常比較便利。
許多ADC和DAC都有單獨的"模擬地"(AGND)和"數字地"(DGND)引腳。在設備數據手冊上，通常建議用戶在器件封裝處將這些引腳連在一起。這點似乎與要求在電源處連接模擬地和數字地的建議相沖突；如果系統具有多個轉換器，這點似乎與要求在單點處連接模擬地和數字地的建議相沖突。
其實并不存在沖突。這些引腳的"模擬地"和"數字地"標記是指引腳所連接到的轉換器內部部分，而不是引腳必須連接到的系統地。對于ADC，這兩個引腳通常應該連在一起，然后連接到系統的模擬地。由于轉換器的模擬部分無法耐受數字電流經由焊線流至芯片時產生的壓降，因此無法在IC封裝內部將二者連接起來。但它們可以在外部連在一起。
圖1顯示了ADC的接地連接這一概念。這樣的引腳接法會在一定程度上降低轉換器的數字噪聲抗擾度，降幅等于系統數字地和模擬地之間的共模噪聲量。但是，由于數字噪聲抗擾度經常在數百或數千毫伏水平，因此一般不太可能有問題。
模擬噪聲抗擾度只會因轉換器本身的外部數字電流流入模擬地而降低。這些電流應該保持很小，通過確保轉換器輸出沒有高負載，可以最大程度地減小電流。實現這一目標的好方法是在ADC輸出端使用低輸入電流緩沖器，例如CMOS緩沖器-寄存器IC。
如果轉換器的邏輯電源利用一個小電阻隔離，并且通過0.1 μF (100 nF)電容去耦到模擬地，則轉換器的所有快速邊沿數字電流都將通過該電容流回地，而不會出現在外部地電路中。如果保持低阻抗模擬地，而能夠充分保證模擬性能，那么外部數字地電流所產生的額外噪聲基本上不會構成問題。
接地層
接地層的使用與上文討論的星型接地系統相關。為了實施接地層，雙面PCB（或多層PCB的一層）的一面由連續銅制造，而且用作地。其理論基礎是大量金屬具有可能最低的電阻。由于使用大型扁平導體，它也具有可能最低的電感。因而，它提供了最佳導電性能，包括最大程度地降低導電平面之間的雜散接地差異電壓。
請注意，接地層概念還可以延伸，包括 電壓層。電壓層提供類似于接地層的優勢—極低阻抗的導體—但只用于一個（或多個）系統電源電壓。因此，系統可能具有多個電壓層以及接地層。
雖然接地層可以解決很多地阻抗問題，但它們并非靈丹妙藥。即使是一片連續的銅箔，也會有殘留電阻和電感；在特定情況下，這些就足以妨礙電路正常工作。設計人員應該注意不要在接地層注入很高電流，因為這樣可能產生壓降，從而干擾敏感電路。
保持低阻抗大面積接地層對目前所有模擬電路都很重要。接地層不僅用作去耦高頻電流（源于快速數字邏輯）的低阻抗返回路徑，還能將EMI/RFI輻射降至最低。由于接地層的屏蔽作用，電路受外部EMI/RFI的影響也會降低。
接地層還允許使用傳輸線路技術（微帶線或帶狀線）傳輸高速數字或模擬信號，此類技術需要可控阻抗。
由于"總線(bus wire)"在大多數邏輯轉換等效頻率下具有阻抗，將其用作"地"完全不能接受。例如，#22標準導線具有約20 nH/in的電感。由邏輯信號產生的壓擺率為10 mA/ns的瞬態電流，流經1英寸該導線時將形成200 mV的無用壓降：
圖1. 數據轉換器的模擬地(AGND)和數字地(DGND)引腳應返回到系統模擬地。
如果轉換器的邏輯電源利用一個小電阻隔離，并且通過0.1 μF (100 nF)電容去耦到模擬地，則轉換器的所有快速邊沿數字電流都將通過該電容流回地，而不會出現在外部地電路中。如果保持低阻抗模擬地，而能夠充分保證模擬性能，那么外部數字地電流所產生的額外噪聲基本上不會構成問題。
接地層
接地層的使用與上文討論的星型接地系統相關。為了實施接地層，雙面PCB（或多層PCB的一層）的一面由連續銅制造，而且用作地。其理論基礎是大量金屬具有可能最低的電阻。由于使用大型扁平導體，它也具有可能最低的電感。因而，它提供了最佳導電性能，包括最大程度地降低導電平面之間的雜散接地差異電壓。
請注意，接地層概念還可以延伸，包括 電壓層。電壓層提供類似于接地層的優勢—極低阻抗的導體—但只用于一個（或多個）系統電源電壓。因此，系統可能具有多個電壓層以及接地層。
雖然接地層可以解決很多地阻抗問題，但它們并非靈丹妙藥。即使是一片連續的銅箔，也會有殘留電阻和電感；在特定情況下，這些就足以妨礙電路正常工作。設計人員應該注意不要在接地層注入很高電流，因為這樣可能產生壓降，從而干擾敏感電路。
保持低阻抗大面積接地層對目前所有模擬電路都很重要。接地層不僅用作去耦高頻電流（源于快速數字邏輯）的低阻抗返回路徑，還能將EMI/RFI輻射降至最低。由于接地層的屏蔽作用，電路受外部EMI/RFI的影響也會降低。
接地層還允許使用傳輸線路技術（微帶線或帶狀線）傳輸高速數字或模擬信號，此類技術需要可控阻抗。
由于"總線(bus wire)"在大多數邏輯轉換等效頻率下具有阻抗，將其用作"地"完全不能接受。例如，#22標準導線具有約20 nH/in的電感。由邏輯信號產生的壓擺率為10 mA/ns的瞬態電流，流經1英寸該導線時將形成200 mV的無用壓降：
(1)對于具有2 V峰峰值范圍的信號，此壓降會轉化為大約200 mV或10%的誤差（大約"3.5位精度"）。即使在全數字電路中，該誤差也會大幅降低邏輯噪聲裕量。
圖2顯示數字返回電流調制模擬返回電流的情況（頂圖）。接地返回導線電感和電阻由模擬和數字電路共享，這會造成相互影響，最終產生誤差。一個可能的解決方案是讓數字返回電流路徑直接流向GND REF，如底圖所示。這顯示了"星型"或單點接地系統的基本概念。在包含多個高頻返回路徑的系統中很難實現真正的單點接地。因為各返回電流導線的物理長度將引入寄生電阻和電感，所以獲得低阻抗高頻接地就很困難。實際操作中，電流回路必須由大面積接地層組成，以便獲取高頻電流下的低阻抗。如果無低阻抗接地層，則幾乎不可能避免上述共享阻抗，特別是在高頻下。
所有集成電路接地引腳應直接焊接到低阻抗接地層，從而將串聯電感和電阻降至最低。對于高速器件，不推薦使用傳統IC插槽。即使是"小尺寸"插槽，額外電感和電容也可能引入無用的共享路徑，從而破壞器件性能。如果插槽必須配合DIP封裝使用，例如在制作原型時，個別"引腳插槽"或"籠式插座"是可以接受的。以上引腳插槽提供封蓋和無封蓋兩種版本。由于使用彈簧加載金觸點，確保了IC引腳具有良好的電氣和機械連接。不過，反復插拔可能降低其性能。
圖2. 流入模擬返回路徑的數字電流產生誤差電壓。
應使用低電感、表面貼裝陶瓷電容，將電源引腳直接去耦至接地層。如果必須使用通孔式陶瓷電容，則它們的引腳長度應該小于1 mm。陶瓷電容應盡量靠近IC電源引腳。噪聲過濾還可能需要鐵氧體磁珠。
這樣的話，可以說"地"越多越好嗎？接地層能解決許多地阻抗問題，但并不能全部解決。即使是一片連續的銅箔，也會有殘留電阻和電感；在特定情況下，這些就足以妨礙電路正常工作。圖3說明了這個問題，并給出了解決方法。
圖3. 割裂接地層可以改變電流流向，從而提高精度。
由于實際機械設計的原因，電源輸入連接器在電路板的一端，而需要靠近散熱器的電源輸出部分則在另一端。電路板具有100 mm寬的接地層，還有電流為15 A的功率放大器。如果接地層厚0.038 mm，15 A的電流流過時會產生68 μV/mm的壓降。對于任何共用該PCB且以地為參考的精密模擬電路，這種壓降都會引起嚴重問題。可以割裂接地層，讓大電流不流入精密電路區域，而迫使它環繞割裂位置流動。這樣可以防止接地問題（在這種情況下確實存在），不過該電流流過的接地層部分中電壓梯度會提高。
在多個接地層系統中，請務必避免覆蓋接地層，特別是模擬層和數字層。該問題將導致從一個層（可能是數字地）到另一個層的容性耦合。要記住，電容是由兩個導體（兩個接地層）組成的，中間用絕緣體（PC板材料）隔離。
具有低數字電流的混合信號IC的接地和去耦
敏感的模擬元件，例如放大器和基準電壓源，必須參考和去耦至模擬接地層。具有低數字電流的ADC和DAC（和其他混合信號IC）一般應視為模擬元件，同樣接地并去耦至模擬接地層。乍看之下，這一要求似乎有些矛盾，因為轉換器具有模擬和數字接口，且通常有指定為模擬接地(AGND)和數字接地(DGND)的引腳。圖4有助于解釋這一兩難問題。
圖4. 具有低內部數字電流的混合信號IC的正確接地。
同時具有模擬和數字電路的IC（例如ADC或DAC）內部，接地通常保持獨立，以免將數字信號耦合至模擬電路內。圖4顯示了一個簡單的轉換器模型。將芯片焊盤連接到封裝引腳難免產生線焊電感和電阻，IC設計人員對此是無能為力的，心中清楚即可。快速變化的數字電流在B點產生電壓，且必然會通過雜散電容CSTRAY耦合至模擬電路的A點。此外，IC封裝的每對相鄰引腳間約有0.2 pF的雜散電容，同樣無法避免！IC設計人員的任務是排除此影響讓芯片正常工作。不過，為了防止進一步耦合，AGND和DGND應通過最短的引線在外部連在一起，并接到模擬接地層。DGND連接內的任何額外阻抗將在B點產生更多數字噪聲；繼而使更多數字噪聲通過雜散電容耦合至模擬電路。請注意，將DGND連接到數字接地層會在AGND和DGND引腳兩端施加 VNOISE ，帶來嚴重問題！
"DGND"名稱表示此引腳連接到IC的數字地，但并不意味著此引腳必須連接到系統的數字地?？梢愿鼫蚀_地將其稱為IC的內部"數字回路"。
這種安排確實可能給模擬接地層帶來少量數字噪聲，但這些電流非常小，只要確保轉換器輸出不會驅動較大扇出（通常不會如此設計）就能降至最低。將轉換器數字端口上的扇出降至最低（也意味著電流更低），還能讓轉換器邏輯轉換波形少受振鈴影響，盡可能減少數字開關電流，從而減少至轉換器模擬端口的耦合。通過插入小型有損鐵氧體磁珠，如圖4所示，邏輯電源引腳pin (VD) 可進一步與模擬電源隔離。轉換器的內部瞬態數字電流將在小環路內流動，從VD 經去耦電容到達DGND（此路徑用圖中紅線表示）。因此瞬態數字電流不會出現在外部模擬接地層上，而是局限于環路內。VD引腳去耦電容應盡可能靠近轉換器安裝，以便將寄生電感降至最低。去耦電容應為低電感陶瓷型，通常介于0.01 μF (10 nF)和0.1 μF (100 nF)之間。
再強調一次，沒有任何一種接地方案適用于所有應用。但是，通過了解各個選項和提前進行規則，可以最大程度地減少問題。
小心處理ADC數字輸出
將數據緩沖器放置在轉換器旁不失為好辦法，可將數字輸出與數據總線噪聲隔離開（如圖4所示）。數據緩沖器也有助于將轉換器數字輸出上的負載降至最低，同時提供數字輸出與數據總線間的法拉第屏蔽（如圖5所示）。雖然很多轉換器具有三態輸出/輸入，但這些寄存器仍然在芯片上；它們使數據引腳信號能夠耦合到敏感區域，因而隔離緩沖區依然是一種良好的設計方式。某些情況下，甚至需要在模擬接地層上緊靠轉換器輸出提供額外的數據緩沖器，以提供更好的隔離。
圖5. 在輸出端使用緩沖器/鎖存器的高速ADC 具有對數字數據總線噪聲的增強抗擾度。
ADC輸出與緩沖寄存器輸入間的串聯電阻（圖4中標示為"R"）有助于將數字瞬態電流降至最低，這些電流可能影響轉換器性能。電阻可將數字輸出驅動器與緩沖寄存器輸入的電容隔離開。此外，由串聯電阻和緩沖寄存器輸入電容構成的RC網絡用作低通濾波器，以減緩快速邊沿。
典型CMOS柵極與PCB走線和通孔結合在一起，將產生約10 pF的負載。如果無隔離電阻，1 V/ns的邏輯輸出壓擺率將產生10 mA的動態電流：
(2)驅動10 pF的寄存器輸入電容時，500 Ω串聯電阻可將瞬態輸出電流降至最低，并產生約11 ns的上升和下降時間：
(3)
圖6. 接地和去耦點。
由于TTL寄存器具有較高輸入電容，可明顯增加動態開關電流，因此應避免使用
緩沖寄存器和其他數字電路應接地并去耦至PC板的數字接地層。請注意，模擬與數字接地層間的任何噪聲均可降低轉換器數字接口上的噪聲裕量。由于數字噪聲抗擾度在數百或數千毫伏水平，因此一般不太可能有問題。模擬接地層噪聲通常不高，但如果數字接地層上的噪聲（相對于模擬接地層）超過數百毫伏，則應采取措施減小數字接地層阻抗，以將數字噪聲裕量保持在可接受的水平。任何情況下，兩個接地層之間的電壓不得超過300 mV，否則IC可能受損。
最好提供針對模擬電路和數字電路的獨立電源。模擬電源應當用于為轉換器供電。如果轉換器具有指定的數字電源引腳(VD)，應采用獨立模擬電源供電，或者如圖6所示進行濾波。所有轉換器電源引腳應去耦至模擬接地層，所有邏輯電路電源引腳應去耦至數字接地層，如圖6所示。如果數字電源相對安靜，則可以使用它為模擬電路供電，但要特別小心。
某些情況下，不可能將VD連接到模擬電源。一些高速IC可能采用+5 V電源為其模擬電路供電，而采用+3.3 V或更小電源為數字接口供電，以便與外部邏輯接口。這種情況下，IC的+3.3 V引腳應直接去耦至模擬接地層。另外建議將鐵氧體磁珠與電源走線串聯，以便將引腳連接到+3.3 V數字邏輯電源。
采樣時鐘產生電路應與模擬電路同樣對待，也接地并深度去耦至模擬接地層。采樣時鐘上的相位噪聲會降低系統信噪比(SNR)；我們將稍后對此進行討論。
采樣時鐘考量
在高性能采樣數據系統中，應使用低相位噪聲晶體振蕩器產生ADC（或DAC）采樣時鐘，因為采樣時鐘抖動會調制模擬輸入/輸出信號，并提高噪聲和失真底。采樣時鐘發生器應與高噪聲數字電路隔離開，同時接地并去耦至模擬接地層，與處理運算放大器和ADC一樣。
采樣時鐘抖動對ADC信噪比(SNR)的影響可用以下公式4近似計算：
(4)其中，f為模擬輸入頻率，SNR為完美無限分辨率ADC的SNR，此時唯一的噪聲源來自rms采樣時鐘抖動tj。通過簡單示例可知，如果tj = 50 ps (rms)，f = 100 kHz，則SNR = 90 dB，相當于約15位的動態范圍。
應注意，以上示例中的tj 實際上是外部時鐘抖動和內部ADC時鐘抖動( 稱為孔徑抖動)的方和根(rss)值。不過，在大多數高性能ADC中，內部孔徑抖動與采樣時鐘上的抖動相比可以忽略。
由于信噪比(SNR)降低主要是由于外部時鐘抖動導致的，因而必須采取措施，使采樣時鐘盡量無噪聲，僅具有可能最低的相位抖動。這就要求必須使用晶體振蕩器。有多家制造商提供小型晶體振蕩器，可產生低抖動（小于5 ps rms）的CMOS兼容輸出。
理想情況下，采樣時鐘晶體振蕩器應參考分離接地系統中的模擬接地層。但是，系統限制可能導致這一點無法實現。許多情況下，采樣時鐘必須從數字接地層上產生的更高頻率、多用途系統時鐘獲得，接著必須從數字接地層上的原點傳遞至模擬接地層上的ADC。兩層之間的接地噪聲直接添加到時鐘信號，并產生過度抖動。抖動可造成信噪比降低，還會產生干擾諧波。
圖7. 從數模接地層進行采樣時鐘分配。
混合信號接地的困惑根源
大多數ADC、DAC和其他混合信號器件數據手冊是針對單個PCB討論接地，通常是制造商自己的評估板。將這些原理應用于多卡或多ADC/DAC系統時，就會讓人感覺困惑茫然。通常建議將PCB接地層分為模擬層和數字層，并將轉換器的AGND和DGND引腳連接在一起，并且在同一點連接模擬接地層和數字接地層，如圖8所示。這樣就基本在混合信號器件上產生了系統"星型"接地。所有高噪聲數字電流通過數字電源流入數字接地層，再返回數字電源；與電路板敏感的模擬部分隔離開。系統星型接地結構出現在混合信號器件中模擬和數字接地層連接在一起的位置。
該方法一般用于具有單個PCB和單個ADC/DAC的簡單系統，不適合多卡混合信號系統。在不同PCB（甚至在相同PCB上）上具有數個ADC或DAC的系統中，模擬和數字接地層在多個點連接，使得建立接地環路成為可能，而單點"星型"接地系統則不可能。鑒于以上原因，此接地方法不適用于多卡系統，上述方法應當用于具有低數字電流的混合信號IC。
圖8. 混合信號IC接地：單個PCB（典型評估/測試板）。
針對高頻工作的接地
一般提倡電源和信號電流最好通過"接地層"返回，而且該層還可為轉換器、基準電壓源和其它子電路提供參考節點。但是，即便廣泛使用接地層也不能保證交流電路具有高質量接地參考。
圖9所示的簡單電路采用兩層印刷電路板制造，頂層上有一個交直流電流源，其一端連到過孔1，另一端通過一條U形銅走線連到過孔2。兩個過孔均穿過電路板并連到接地層。理想情況下，頂端連接器以及過孔1和過孔2之間的接地回路中的阻抗為零，電流源上的電壓為零。
圖9. 電流源的原理圖和布局，PCB上布設U形走線，通過接地層返回。
這個簡單原理圖很難顯示出內在的微妙之處，但了解電流如何在接地層中從過孔1流到過孔2，將有助于我們看清實際問題所在，并找到消除高頻布局接地噪聲的方法。
圖10. 圖9所示PCB的直流電流的流動。
圖10所示的直流電流的流動方式，選取了接地層中從過孔1至過孔2的電阻最小的路徑。雖然會發生一些電流擴散，但基本上不會有電流實質性偏離這條路徑。相反，交流電流則選取阻抗最小的路徑，而這要取決于電感。
圖11. 磁力線和感性環路（右手法則）。
電感與電流環路的面積成比例，二者之間的關系可以用圖11所示的右手法則和磁場來說明。環路之內，沿著環路所有部分流動的電流所產生的磁場相互增強。環路之外，不同部分所產生的磁場相互削弱。因此，磁場原則上被限制在環路以內。環路越大則電感越大，這意味著：對于給定的電流水平，它儲存的磁能(Li2)更多，阻抗更高(XL = jωL)，因而將在給定頻率產生更大電壓。
圖12. 接地層中不含電阻（左圖）和含電阻（右圖）的交流電流路徑。
電流將在接地層中選取哪一條路徑呢？自然是阻抗最低的路徑?？紤]U形表面引線和接地層所形成的環路，并忽略電阻，則高頻交流電流將沿著阻抗最低，即所圍面積最小的路徑流動。
在圖中所示的例子中，面積最小的環路顯然是由U形頂部走線與其正下方的接地層部分所形成的環路。圖10顯示了直流電流路徑，圖12則顯示了大多數交流電流在接地層中選取的路徑，它所圍成的面積最小，位于U形頂部走線正下方。實際應用中，接地層電阻會導致低中頻電流流向直接返回路徑與頂部導線正下方之間的某處。不過，即使頻率低至1 MHz或2 MHz，返回路徑也是接近頂部走線的下方。
小心接地層割裂
如果導線下方的接地層上有割裂，接地層返回電流必須環繞裂縫流動。這會導致電路電感增加，而且電路也更容易受到外部場的影響。圖13顯示了這一情況，其中的導線A和導線B必須相互穿過。
當割裂是為了使兩根垂直導線交叉時，如果通過飛線將第二根信號線跨接在第一根信號線和接地層上方，則效果更佳。此時，接地層用作兩個信號線之間的天然屏蔽體，而由于集膚效應，兩路地返回電流會在接地層的上下表面各自流動，互不干擾。
多層板能夠同時支持信號線交叉和連續接地層，而無需考慮線鏈路問題。雖然多層板價格較高，而且不如簡單的雙面電路板調試方便，但是屏蔽效果更好，信號路由更佳。相關原理仍然保持不變，但布局布線選項更多。
對于高性能混合信號電路而言，使用至少具有一個連續接地層的雙面或多層PCB無疑是最成功的設計方法之一。通常，此類接地層的阻抗足夠低，允許系統的模擬和數字部分共用一個接地層。但是，這一點能否實現，要取決于系統中的分辨率和帶寬要求以及數字噪聲量。
圖13. 接地層割裂導致電路電感增加，而且電路也更容易受到外部場的影響。
其他例子也可以說明這一點。高頻電流反饋型放大器對其反相輸入周圍的電容非常敏感。接地層旁的輸入走線可能具有能夠導致問題的那一類電容。要記住，電容是由兩個導體（走線和接地層）組成的，中間用絕緣體（板和可能的阻焊膜）隔離。在這一方面，接地層應與輸入引腳分隔開，如圖14所示，它是AD8001高速電流反饋型放大器的評估板。小電容對電流反饋型放大器的影響如圖15所示。請注意輸出上的響鈴振蕩。
圖14. AD8001AR評估板—俯視圖(a)和仰視圖(b)。
圖15. 10 pF反相輸入雜散電容對 放大器(AD8001)脈沖響應的影響。
接地總結
沒有任何一種接地方法能始終保證最佳性能。本文根據所考慮的特定混合信號器件特性提出了幾種可能的選項。在實施初始PC板布局時，提供盡可能多的選項會很有幫助。
PC板必須至少有一層專用于接地層！初始電路板布局應提供非重疊的模擬和數字接地層，如果需要，應在數個位置提供焊盤和過孔，以便安裝背對背肖特基二極管或鐵氧體磁珠。此外，需要時可以使用跳線將模擬和數字接地層連接在一起。
一般而言，混合信號器件的AGND引腳應始終連接到模擬接地層。具有內部鎖相環(PLL)的DSP是一個例外，例如ADSP-21160 SHARC®處理器。PLL的接地引腳是標記的AGND，但直接連接到DSP的數字接地層。
參考電路
Barrow, Jeff. “Avoiding Ground Problems in High Speed Circuits.” RF Design, July 1989.
Barrow, Jeff. “Reducing Ground Bounce in DC-to-DC Converters—Some Grounding Essentials.” Analog Dialogue. Vol. 41, No. 2, pp. 3-7, 2007.
Bleaney, B & B.I. Electricity and Magnetism. Oxford at the Clarendon Press, 1957: pp. 23, 24, and 52.
Brokaw, Paul. AN-202 Application Note. An IC Amplifier User’s Guide to Decoupling, Grounding and Making Things Go Right for a Change. Analog Devices, 2000.
Brokaw, Paul and Jeff Barrow. AN-345 Application Note. Grounding for Low- and High-Frequency Circuits. Analog Devices.
The Data Conversion Handbook. Edited by Walt Kester. Newnes, 2005. ISBN 0-7506-7841-0.
Johnson, Howard W. and Martin Graham. High-Speed Digital Design. PTR Prentice Hall, 1993. ISBN: 0133957241.
Kester, Walt. “A Grounding Philosophy for Mixed-Signal Systems.” Electronic Design Analog Applications Issue, June 23, 1997: pp. 29.
Kester, Walt and James Bryant. “Grounding in High Speed Systems.” High Speed Design Techniques. Analog Devices, 1996: Chapter 7, pp. 7-27.
Linear Circuit Design Handbook. Edited by Hank Zumbahlen. Newnes, February 2008. ISBN 978-0-7506-8703-4.
Montrose, Mark. EMC and the Printed Circuit Board. IEEE Press, 1999 (IEEE Order Number PC5756).
Morrison, Ralph. Grounding and Shielding Techniques. 4th Edition. John Wiley & Sons, Inc., 1998. ISBN: 0471245186.
Morrison, Ralph. Solving Interference Problems in Electronics. John Wiley & Sons, Inc., 1995.
Motchenbacher, C. D. and J. A. Connelly. Low Noise Electronic System Design. John Wiley & Sons, Inc., 1993.
Op Amp Applications Handbook. Edited by Walt Jung. Newnes, 2005. ISBN 0-7506-7844-5.
Ott, Henry W. Noise Reduction Techniques in Electronic Systems. 2nd Edition. John Wiley & Sons, Inc., 1988. ISBN: 0-471-85068-3.
Rempfer, William C. “Get All the Fast ADC Bits You Pay For.” Electronic Design. Special Analog Issue, June 24, 1996: pp. 44.
Rich, Alan. “Shielding and Guarding.” Analog Dialogue. Vol. 17, No. 1, pp. 8, 1983.
Sauerwald, Mark. “Keeping Analog Signals Pure in a Hostile Digital World.” Electronic Design. Special Analog Issue, June 24, 1996: pp. 57.
致謝
本文提供的材料由多名投稿人編輯，包括James Bryant、Mike Byrne、Walt Jung、Walt Kester、Ray Stata以及ADI公司的工程設計人員。
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