中心議題：
- 加強ESD保護
加強ESD保護的技巧的解決方案：
- 縮短寄生“截斷”跡線的長度或LESD
- 縮短GND跡線長度和/或減少使用通孔數量以便縮短LGND
- 讓特定設計上的LIC/LPORT比盡可能地小
- 在ESD器件和IC直接添加緩沖電阻器
ESD 器件的主要目的是提供電阻最低的接地分流路徑。根據這種理念，我們為電路板設計者提供了一種能夠讓他們計算ESD瞬變時保護器件的有效電阻的方法。該電阻或動態電阻可用于比較和從當今市面上的大量ESD器件中選擇最合適的器件。我們得出的結論是，考慮到其他所有寄生效應之后，動態電阻最低的器件能夠為設計者提供一舉成功的機會。
在本文章中，我們將介紹各種技巧，電路板設計者可以用它們幫助自己實現設計所需的ESD等級，從而保證所選的ESD保護器件能夠通過在系統ESD測試。
背景
現代電子設備（從LCD電視到手機）使用的很多芯片集都是采用130nm以下的工藝技術開發而成。這些技術的最低DC電壓容差超過3.3V，所以ESD脈沖對這類器件的影響是毀滅性的。并且，“板上”或“片上”ESD保護要求已降至500V，遠遠低于8kV 現場要求的典型值。
因此，考慮到小型芯片集的弱點，電路板設計者不僅需要外部ESD保護，還需要確保它足夠穩定。如先前的白皮書所述，在受保護的數據線路或I/O引腳上安裝額定電壓為8kV的ESD器件并不能保證在系統測試時芯片集本身會通過8kV的電壓。
通常，ESD器件本身不會提供充足的保護，從而導致芯片集過早損壞。本白皮書提供了幾點指導意見，設計者可以用它來加強板上ESD保護。
器件布置與布局
器件位置和布局對于讓ESD保護器發揮最大效用具有至關重要的作用。為此，設計者最好了解各種寄生電感的板級效應。還特別介紹了電感，因為8kV ESD（即30A）時，僅1nH的電感就會通過關聯在PCB跡線上產生30V的尖峰電壓。
在決定ESD器件布局時，應該考慮4種寄生電感，即LESD、LGND、LIC和LPORT，其位置如圖2所示。
LESD和LGND能夠提高箝位電壓（或VIC），而LIC和LPORT則對設計者有利。我們先介紹這2種有害電感。
LESD和LGND
有時，電路板布局不允許將ESD器件直接安裝在PCB跡線上面。原因各異，但即使將ESD元件安裝在距離受保護數據線路1厘米遠的地方也可能會迅速轉化為幾十伏的電壓。GND總線也一樣。在某些設計中，ESD器件的GND必須穿過幾個通孔，甚至采用迂回路線到達接地面。除了流經ESD器件的ESD電流產生的電壓以外，這兩種電感還會產生電壓尖脈沖（即IPEAK×RDYNAMIC）。
下述簡例說明了LESD和LGND對VIC的影響。在介紹該實例之前，應該指出的是，常見的PCB生產工藝為典型的微帶跡線提供了約3nH/cm的電感（假定具有一定的寬度、厚度和介電常數）。
考慮到這一點，我們假設具有8kV ESD脈沖和動態電阻為1Ω的ESD器件。并且，我們來看看2種不同的布局，即布局A和布局B，其中LESD=LGND=1.5nH（各0.5cm），LESD=LGND=3.0nH（各1.0cm）。
因此，只需要將跡線長度（即LESD和LGND）從0.5cm增加到1cm就可以讓將VIC提高75%。圖3介紹布局B以及與各個元件有關的電壓。
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LIC和LPORT
很多ESD器件數據手冊中經常提到讓器件盡可能靠近ESD輸入點。這樣LPORT/LIC比就會盡可能得低（即LIC>>LPORT）。LPORT的電感未必會影響整體的ESD性能，但LIC的電感則肯定會影響ESD性能。
LIC 的非線性會通過大幅削減IC電壓來充當ESD脈沖的初始峰值電流的緩沖器。隨著電感的降低（即ESD器件越來越靠近IC），電壓降也會不斷減小，直到無法獲得任何優勢時為止。所以，將LPORT/LIC比降至最低以便利用PCB跡線的寄生特性對設計者最有利。我們所說的電壓降如圖4所示。
利用LIC和LPORT是提升整體ESD性能的直接方法。然而，無論上述比值有多小，仍然有設計會過早地出現故障。換句話說，LIC未能為峰值ESD電流提供充足的緩沖。
有時候，采用先前的技術不足以為給定電路板設計提供最大限度的ESD保護。原因在于流經“片上”ESD結構的電流過多，并且在I/O短接至GND或VCC時被損壞。
圖5有助于將它弄清楚，表明ESD器件和受保護的IC實際上共同承擔了來自于ESD脈沖的電流負載。該數值（負跡線電感）對應于正ESD脈沖，其中保護器件吸收了大多數電流，但是它本質上是一個帶有IC的電阻分壓器。
如圖5所示，IC上的軌對軌二極管負責將剩余的或“允通”電流導入VCC（它一般會通過旁路電容器回到GND）。很難確定什么樣的等效電阻適于為IC實現ESD保護，但是無疑比板上ESD器件高得多。
例如，如果將10Ω的電阻用于實現片上保護（RCHIP），1Ω的RDYNAMIC用于外部ESD保護器，那么流經IC的峰值電流應該是：
為了幫助降低流入IC的峰值電流，可以將電阻器串聯在外部ESD器件和IC之間，如圖6所示。
通過增加10Ω的緩沖電阻，就可以將流入IC的峰值電流降低約50%（如本例）。
很顯然，電阻可以增加10Ω以上，從而進一步降低了允通電流。通常，最高電阻由應用要素決定。
還應注意，在將這種技術用于高速應用（如HDMITM和USB3.0）時更要小心。RBUFFER電阻器會干擾線路阻抗，使信號衰減的程度超出了2種標準合規性規范所規定的范圍，但是精心的電路板設計可以抵消任何不良影響。盡管如此，電路板設計者還是應該將這種技術保存在工具箱內，并在電路板或在系統ESD 等級降至要求以下時使用。
結論
如今，現代芯片集對ESD瞬變導致的損壞比以往任何時候都更敏感。由于小型工藝技術的原因，這些IC需要穩定的外部ESD解決方案以便經受住在系統ESD測試的考驗。
本文介紹了4種電路板設計者可以用來優化ESD解決方案的策略或規程。
1. 縮短寄生“截斷”跡線的長度或LESD。
2. 縮短GND跡線長度和/或減少使用的通孔數量以便縮短LGND。
3. 讓特定設計上的LIC/LPORT比盡可能地小。
4. 如果1Ω-3Ω的電阻不夠，則在ESD器件和IC直接添加緩沖電阻器。
所有這些方法均旨在降低流經IC的電壓，以及限制片上ESD結構必須處理的電流。按照這些簡單規則行事能夠為電路板設計者提供更穩定、超出行業標準要求的ESD解決方案。
